1、第二章 可編程邏輯器件基礎(chǔ) 教學(xué)目標(biāo)：通過本章知識學(xué)習(xí)，了解數(shù)字集成電路的分類和可編程邏輯器件的理論基礎(chǔ)和發(fā)展過程；掌握可編程邏輯器件的分類和“可編程”技術(shù)的硬件實現(xiàn)方式；掌握可編程邏輯器件的基本結(jié)構(gòu)原理；掌握CPLD和FPGA的優(yōu)缺點；掌握CPLD和FPGA的編程配置技術(shù)。2.1 可編程邏輯器件概述2.1.1 數(shù)字集成電路的分類2.1 可編程邏輯器件概述2.1.2 可編程邏輯器件的理論基礎(chǔ)2.1 可編程邏輯器件概述2.1.3 可編程邏輯器件的發(fā)展歷程 可編程邏輯器件（PLD）可由用戶通過自己編程配置各種邏輯功能，有的PLD還具有可擦除和重復(fù)編程的功能。PLD廣泛應(yīng)用于數(shù)字電子系統(tǒng)、自動控制、

2、智能儀表等領(lǐng)域。 可編程邏輯器件在歷史上經(jīng)歷了20世紀70年代出現(xiàn)的熔絲編程的PROM（programmable read only memory）、PLA（programmable logic array）、PAL（programmable array logic），80年代初可重復(fù)編程的GAL（generic array logic）、80年代中后期采用大規(guī)模集成電路技術(shù)的EPLD直至CPLD和FPGA。2.1 可編程邏輯器件概述2.1.4 可編程邏輯器件的分類1按集成度分類2.1 可編程邏輯器件概述2.1.4 可編程邏輯器件的分類2按結(jié)構(gòu)特點分類1）陣列型器件 這類器件是由“與陣列”和“

3、或陣列”組成，采用了較大規(guī)模的邏輯單元，能有效的實現(xiàn)“與-或”形式的邏輯函數(shù)，包括低密度的PLD、EPLD和CPLD。2.1 可編程邏輯器件概述2.1.4 可編程邏輯器件的分類2按結(jié)構(gòu)特點分類2）單元型器件 這種器件采用門陣列和分段式連線結(jié)構(gòu)，能有效的實現(xiàn)各種大規(guī)模的邏輯函數(shù)。單元型器件的連線結(jié)構(gòu)是采用長度不同的集中連線線段，經(jīng)過相應(yīng)開關(guān)元件的編程將內(nèi)部邏輯單元連接起來，形成相應(yīng)的信號同路，如Xilinx公司的FPGA。 基于門陣列結(jié)構(gòu)的PLD又稱為現(xiàn)場可編程邏輯門陣列FPGA，是由可編程邏輯單元組成的，這種結(jié)構(gòu)和與/或陣列結(jié)構(gòu)不同，而且不同公司不同系列產(chǎn)品的組織結(jié)構(gòu)也不完全相同。由于FPGA

4、內(nèi)部的觸發(fā)器較多，因此更適合時序電路設(shè)計和復(fù)雜算法的研究。2.1 可編程邏輯器件概述2.1.4 可編程邏輯器件的分類2按結(jié)構(gòu)特點分類3）按編程方式分類熔絲和反熔絲結(jié)構(gòu)型器件浮柵編程器件SRAM編程器件FLASH編程器件2.1 可編程邏輯器件概述2.1.4 可編程邏輯器件的分類2按結(jié)構(gòu)特點分類4）按邏輯單元分類“與-或”型陣列宏單元型查找表型多路開關(guān)型2.2 簡單PLD基本結(jié)構(gòu)原理四種簡單PLD電路結(jié)構(gòu)特點類型陣列輸出方式與或PROM固定可編程TS（三態(tài)），OC（可熔極性）PLA可編程可編程TS（三態(tài)），OC（可熔極性）PAL可編程固定TS（三態(tài)），I/O，寄存器反饋GAL可編程固定用戶定義2.

5、2 簡單PLD基本結(jié)構(gòu)原理2.2.1 可編程只讀存儲器PROM 在PROM中，與門陣列固定，或門陣列可編程，如下圖所示。然而，PROM只能實現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時，PROM的存儲單元利用率比較低；PROM的與陣列采用的是全譯碼，產(chǎn)生了全部的最小項。PROM采用的是熔絲工藝，只可一次性編程。10100AAAAF011AAF 2.2 簡單PLD基本結(jié)構(gòu)原理2.2.2 可編程邏輯陣列PLA 可編程邏輯陣列（PLA）是對PROM進行改進而產(chǎn)生的。在PLA中，與門陣列和或陣列都是可編程的。雖然PLA的存儲單元利用率相對較高，但是其與陣列和或陣列都是可編程的，造成軟件算法復(fù)雜，運行

6、速度大幅下降；并且該器件依然采用熔絲工藝，只可一次性編程。2.2 簡單PLD基本結(jié)構(gòu)原理2.2.3 可編程陣列邏輯PAL 在PAL中，與陣列是可編程的，而或陣列是固定的。雖然PAL具有多種輸出和反饋結(jié)構(gòu)，為邏輯設(shè)計提供了一定的靈活性，但是不同的PAL器件具有獨立的、單一性的輸出結(jié)構(gòu)，從而造成PAL器件的通用性比較差.此外，PAL器件仍采用熔絲 ，只可一次性編程使用。2.2 簡單PLD基本結(jié)構(gòu)原理2.2.4 通用邏輯陣列GAL 20世紀80年代中期，Lattice公司在PAL基礎(chǔ)上，設(shè)計出了通用邏輯陣列（generic array logic，GAL）器件，GAL在陣列結(jié)構(gòu)上與PAL相似。GAL

7、首次采用了CMOS工藝，使得GAL具有可以反復(fù)擦除和改寫的功能，徹底克服熔絲型可編程器件的只能一次可編程問題。在GAL的輸出結(jié)構(gòu)上采用輸出邏輯宏單元電路，而輸出邏輯宏單元設(shè)有多種組態(tài)，可配置成專用組合輸入、專用組合輸出、組合輸出雙向口，寄存器輸出，以及寄存器輸出雙向口等，從而為邏輯設(shè)計提供了更大的靈活性。2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.1 CPLD的基本結(jié)構(gòu) CPLD的基本工作原理與GAL器件相似，可以看成由許多GAL器件構(gòu)成的邏輯體，只是相鄰的乘積項可以互相借用，且每一邏輯單元能單獨引入時鐘，從而可實現(xiàn)異步時序邏輯電路。CPLD在結(jié)構(gòu)上包括LAB（logic array bloc

8、ks）、宏單元（macrocells）、擴展乘積項（expender product terms）、可編程連線陣列PIA（programmable interconnect array）和I/O控制塊（I/O control blocks）。此處以Altera公司的MAX7000系列為例講解CPLD的基本結(jié)構(gòu)。2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.1 CPLD的基本結(jié)構(gòu)2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.1 CPLD的基本結(jié)構(gòu)1邏輯陣列塊2宏單元3擴展乘積項4可編程連線陣列5I/O控制塊2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)1查找表 簡單PLD和CPL

9、D都是基于乘積項的可編程結(jié)構(gòu)，即由可編程的與陣列和固定的或陣列來完成邏輯功能。FPGA使用的是另一種可編程邏輯的形成方法，即可查找表（LUT）結(jié)構(gòu)來構(gòu)成可編程邏輯器件。LUT是可編程得最小邏輯構(gòu)成單元，這種結(jié)構(gòu)基于SRAM查找表，采用RAM數(shù)據(jù)查找的方法來構(gòu)成邏輯函數(shù)發(fā)生器。 一個N輸入的查找表可以實現(xiàn)N個輸入變量的任何邏輯功能。一個N輸入的查找表，功用2N個位的SRAM單元。顯然N不能太大，否則LUT的利用率很低，輸入多于N個的邏輯函數(shù)，必須用幾個查找表分開實現(xiàn)。2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)1查找表FPGA查找表單元內(nèi)部結(jié)構(gòu) 2.3 CPLD和FPGA的

10、基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)1查找表 如上圖，假設(shè)所有的二選擇一多路選擇器都是當(dāng)輸入信號A，B，C，D為“1”時選擇上路輸出，反之選擇下路輸出，則根據(jù)圖中RAM單元存儲信息可知，本查找表可實現(xiàn)得邏輯函數(shù)表達式為 。 現(xiàn)假設(shè)將RAM中的數(shù)據(jù)從上到下調(diào)整為1000100100101100，那么本查找表可實現(xiàn)得邏輯函數(shù)表達式為 。DCBADCBADCBADCBAYDCBADCABDCBADCBADCABABCDY2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)2基本結(jié)構(gòu) FLEX10K系列器件在結(jié)構(gòu)上包括嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速通道（Fast T

11、rack）互連和I/O單元（IOE）。一組邏輯單元LE組成一個LAB，LAB按行和列排成一個矩陣，并且在每一行中放置一個EAB。在器件內(nèi)部，信號的互連及信號與器件引腳的連接由快速通道提供，在每行或每列快速通道互連線的兩端連接著若干IOE。2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)2基本結(jié)構(gòu)FLEX10K的內(nèi)部結(jié)構(gòu)1嵌入式陣列塊2邏輯單元3邏輯陣列塊4快速通道5I/O單元2.3 CPLD和FPGA的基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)2.4 CPLD和FPGA的比較性能CPLDFPGA說明集成規(guī)模和邏輯復(fù)雜度規(guī)模小、邏輯復(fù)雜度低規(guī)模大、邏輯復(fù)雜度高FPGA用于復(fù)雜設(shè)計C

12、PLD用于簡單設(shè)計互聯(lián)結(jié)構(gòu)和連線資源連續(xù)布線結(jié)構(gòu)、布線資源有限分段總線、長線、專用互連，布線資源豐富FPGA布線靈活，但時序規(guī)劃難，一般需要通過時序約束、靜態(tài)時序分析、時序仿真等手段提高并驗證時序性能編程工藝多為乘積項，采用EEPROM、FLASH和反熔絲等不同工藝多為LUT加寄存器結(jié)構(gòu)，采用SRAM工藝，含F(xiàn)LASH和反熔絲等不同工藝編程與配置多數(shù)基于ROM型，掉電后配置數(shù)據(jù)不丟失。通過編程器燒寫ROM或通過ISP模式將配置數(shù)據(jù)下載到目標(biāo)器件多數(shù)基于RAM型，掉電后配置數(shù)據(jù)丟失，需要外掛ROM或在線編程觸發(fā)器數(shù)少多FPGA更適合實現(xiàn)時序邏輯，CPLD更適合完成算法和組合邏輯速度快慢功耗大小引

13、腳延時確定、可預(yù)測不確定、不可預(yù)測對FPGA時序約束和仿真非常重要加密性能可加密、保密性好一般器件不可加密、保密性差一些采用FLASH加SRAM工藝的新型器件，嵌入了加載FLASH及高性能的保密算法成本與價格成本低、價格低成本高、價格高CPLD用于低成本設(shè)計適用場合邏輯系統(tǒng)、簡單的邏輯功能數(shù)據(jù)型系統(tǒng)、復(fù)雜的時序功能2.5 CPLD和FPGA的基本結(jié)構(gòu)2.5.1 Altera公司的下載電纜1ByteBlaster并行下載電纜2ByteBlasterMV并行下載電纜3MasterBlaster串行/USB通信電纜4BitBlaster串行下載電纜2.5 CPLD和FPGA的基本結(jié)構(gòu)2.5.2 Altera公司FPGA器件的編程/配置模式1PS模式（被動串行模式） 下載時，將數(shù)據(jù)燒錄到FPGA的配置器件EPC（專用存儲器）中保存，F(xiàn)PGA器件每次上電時，EPC作為控制器件，把FPGA當(dāng)做存儲器，把數(shù)據(jù)寫入