1、2.5 8086微處理器的時序微處理器的時序v時序時序（Timing）是指）是指信號信號的高低電平（有效或無效）的高低電平（有效或無效）變化變化及信號相互及信號相互間的間的時間順序時間順序關(guān)系。關(guān)系。v總線時序描述總線時序描述CPU引腳如何實現(xiàn)引腳如何實現(xiàn)總線操作總線操作vCPU時序決定著系統(tǒng)各部件間的時序決定著系統(tǒng)各部件間的同步同步和和定時定時什么是什么是總線操作總線操作？什么是什么是總線周期總線周期？何時有何時有總線周期總線周期？如何實現(xiàn)如何實現(xiàn)同步同步？2.5.1 系統(tǒng)的復位與啟動系統(tǒng)的復位與啟動 當當8086在在RESET引腳上檢測到一個脈沖的上升沿時引腳上檢測到一個脈沖的上升沿時,它

2、將停止正在它將停止正在進行的所有操作進行的所有操作,處于初始化狀態(tài)處于初始化狀態(tài),直到直到RESET信號變低。信號變低。CLKRESET輸入輸入內(nèi)部內(nèi)部RESET三態(tài)門三態(tài)門輸出信號輸出信號不作用狀態(tài)不作用狀態(tài)浮空浮空圖圖2.12 復位操作時序復位操作時序?qū)挾戎辽贋閷挾戎辽贋? 4個時鐘周期個時鐘周期 由于復位后由于復位后CS為為FFFFH,IP為為0000H,所以啟動時就會從主存地址所以啟動時就會從主存地址FFFF0開始執(zhí)行指令。開始執(zhí)行指令。 在這個地址單元中存放著一條無條件轉(zhuǎn)移指令，將程序轉(zhuǎn)移到系統(tǒng)程在這個地址單元中存放著一條無條件轉(zhuǎn)移指令，將程序轉(zhuǎn)移到系統(tǒng)程序的入口處。序的入口處。執(zhí)行

3、系統(tǒng)相關(guān)程序，經(jīng)過執(zhí)行系統(tǒng)相關(guān)程序，經(jīng)過7個時鐘周期后系統(tǒng)啟動并正常工作。個時鐘周期后系統(tǒng)啟動并正常工作。v總線操作是指總線操作是指CPU通過總線對內(nèi)存和外設(shè)的各種操作通過總線對內(nèi)存和外設(shè)的各種操作8086的總線操作主要有：的總線操作主要有：存儲器讀、存儲器讀、I/O讀操作讀操作存儲器寫、存儲器寫、I/O寫操作寫操作中斷響應(yīng)操作中斷響應(yīng)操作總線請求及響應(yīng)操作總線請求及響應(yīng)操作2.5.22.5.2最小模式系統(tǒng)最小模式系統(tǒng)總線周期總線周期時序時序 v總線周期是指總線周期是指CPU通過通過總線操作總線操作與外部（存儲器或與外部（存儲器或I/O端口）進行一次數(shù)端口）進行一次數(shù)據(jù)交換的過程。據(jù)交換的過程

4、。1.讀讀/寫總線周期寫總線周期T4T3T2T1ALECLKA19/S6A16/S3AD15AD0A15A0輸入數(shù)據(jù)輸入數(shù)據(jù)A19A16S6S3READY（高電平）（高電平）M/IO*RD*存儲器讀總線周期存儲器讀總線周期T1狀態(tài)狀態(tài)輸出輸出2020位存儲器地址位存儲器地址A19A19A0M/IOA0M/IO* *輸出高電平，表示存儲器操作；輸出高電平，表示存儲器操作；ALEALE輸出正脈沖，表示復用總線輸出地址輸出正脈沖，表示復用總線輸出地址T2狀態(tài)狀態(tài)輸出控制信號輸出控制信號RDRD* *T3和和TwTw狀態(tài)狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)狀態(tài)前沿讀取數(shù)據(jù)，完成

5、數(shù)據(jù)傳送前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送I/O讀總線周期讀總線周期T4T3T2T1ALECLKA19/S6A16/S3AD15AD0A15A0輸出數(shù)據(jù)輸出數(shù)據(jù)A19A16S6S3READY（高電平）（高電平）M/IO*WR*存儲器寫總線周期存儲器寫總線周期T1狀態(tài)狀態(tài)輸出輸出2020位存儲器地址位存儲器地址A19A19A0M/IOA0M/IO* *輸出高電平，表示存儲器操作；輸出高電平，表示存儲器操作；ALEALE輸出正脈沖，表示復用總線輸出地址輸出正脈沖，表示復用總線輸出地址T2狀態(tài)狀態(tài)輸出控制信號輸出控制信號RDRD* *T3和和TwTw狀態(tài)狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成檢測數(shù)據(jù)傳送是否能夠完成T

6、4狀態(tài)狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送I/O寫總線周期寫總線周期插入等待狀態(tài)插入等待狀態(tài)Twv同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步v在讀寫總線周期中，判斷是否插入在讀寫總線周期中，判斷是否插入Tw1. 在在T3的前沿檢測的前沿檢測READY引腳是否有效引腳是否有效2. 如果如果READY無效，在無效，在T3和和T4之間插入一個等效于之間插入一個等效于T3的的Tw ，轉(zhuǎn)第，轉(zhuǎn)第1步步3. 如果如果READY有效，執(zhí)行完該有效，執(zhí)行完該T狀態(tài)，進入狀態(tài)，進入T4狀態(tài)狀態(tài)2.總線保持總線保持系統(tǒng)工

7、作在最小模式時系統(tǒng)工作在最小模式時,如果如果CPU以外的其它模塊以外的其它模塊(如如DMA)需要占用總需要占用總線線,就會向就會向CPU提出請求提出請求;CPU收到請求后收到請求后,如果同意讓出總線使用權(quán)如果同意讓出總線使用權(quán),就會向請求模塊發(fā)出響應(yīng)就會向請求模塊發(fā)出響應(yīng)信號信號,此時請求模塊占用總線此時請求模塊占用總線;請求模塊用完總線后將總線控制權(quán)還給請求模塊用完總線后將總線控制權(quán)還給CPU。圖圖2.14 2.14 最小模式系統(tǒng)中總線保持請求與響應(yīng)時序最小模式系統(tǒng)中總線保持請求與響應(yīng)時序2.5.3最大模式系統(tǒng)總線周期時序最大模式系統(tǒng)總線周期時序圖圖2.15 2.15 最大模式系統(tǒng)讀總線周期時序最大模式系統(tǒng)讀總線周期時序本節(jié)重點