1、第1章 EDA技術(shù)概述 當(dāng)今數(shù)字電子技術(shù)得到了飛速發(fā)展，有力地推動(dòng)和促進(jìn)了社會(huì)生產(chǎn)力和社會(huì)信息化的提高。數(shù)字電子技術(shù)逐步滲透到人類(lèi)生活的各個(gè)領(lǐng)域。從消費(fèi)電子產(chǎn)品、工業(yè)自動(dòng)化設(shè)備到航天技術(shù)都能看到數(shù)字電子技術(shù)的身影。在技術(shù)發(fā)展的同時(shí)，電子產(chǎn)品的設(shè)計(jì)方式也發(fā)生了巨大的改變，采用EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)成為數(shù)字電子設(shè)計(jì)的主要方式。1.1 EDA技術(shù)及發(fā)展 數(shù)字電子技術(shù)工程師現(xiàn)在正面臨前所未有的挑戰(zhàn)。一方面，電子公司要求工程師在更短的時(shí)間里，使用更少的資源來(lái)設(shè)計(jì)新產(chǎn)品，而且性能要比競(jìng)爭(zhēng)產(chǎn)品好。另一方面，技術(shù)變化非常快，不同的客戶(hù)有完全不同的需求，要求更具個(gè)性化的產(chǎn)品。因此，EDA技術(shù)應(yīng)運(yùn)而生，成為

2、很好解決以上“所有”問(wèn)題的技術(shù)選擇。1.1.1 何謂EDA技術(shù) EDA技術(shù)是一門(mén)迅速發(fā)展的新技術(shù)。它以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具。它能用軟件的方式設(shè)計(jì)的電子系統(tǒng)，自動(dòng)完成硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后在特定的目標(biāo)芯片中完成適配編譯、邏輯映射、編程下載等工作，形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)具有以下幾個(gè)特點(diǎn)： 用軟件的方式設(shè)計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的；

3、 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)； 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。1.1.2 基于大規(guī)模可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì) 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)相當(dāng)多的部分是基于大規(guī)?？删幊踢壿嬈骷?，這是因?yàn)榛诖笠?guī)?？删幊踢壿嬈骷脑O(shè)計(jì)具有面市時(shí)間快、靈活性大、可定制解決方案、開(kāi)發(fā)成本低和現(xiàn)場(chǎng)更新能力等優(yōu)點(diǎn)。工程師首先對(duì)系統(tǒng)或者設(shè)計(jì)進(jìn)行構(gòu)思，然后在計(jì)算機(jī)上采用高級(jí)語(yǔ)言來(lái)描述這一構(gòu)思（Verilog HDL語(yǔ)言或者VHDL語(yǔ)言），設(shè)計(jì)出軟件代碼。1.2 可編程邏輯器件的發(fā)展簡(jiǎn)介 在早期的數(shù)字邏輯設(shè)計(jì)中，設(shè)計(jì)人員在電路板或

4、者面包板上把多個(gè)芯片連在一起構(gòu)成系統(tǒng)。每個(gè)芯片包括一個(gè)或者多個(gè)邏輯門(mén)（如NAND、AND、OR或者非門(mén)），或者簡(jiǎn)單邏輯結(jié)構(gòu)（如觸發(fā)器和復(fù)用器等）。上世紀(jì)60和70年代的很多設(shè)計(jì)都采用德州儀器的7400系列TTL，即晶體管-晶體管邏輯器件。設(shè)計(jì)TTL時(shí)，其目的一般是以盡量少的芯片來(lái)實(shí)現(xiàn)設(shè)計(jì)，以降低成本，減小電路板面積。而且，還需要盡量采用已有的器件來(lái)進(jìn)行設(shè)計(jì)。1.2.1 邏輯設(shè)計(jì)基本流程 在實(shí)現(xiàn)邏輯功能時(shí)，首先要建立真值表，如表1.1所示。真值表列出了邏輯所有可能的輸入以及輸入組合可能產(chǎn)生的相關(guān)輸出。對(duì)于n輸入，有種可能的輸入組合，這些都需要進(jìn)行考慮。根據(jù)真值表，我們可以建立卡諾圖，如圖1.3所

5、示。用卡諾圖很容易建立簡(jiǎn)單的邏輯表達(dá)式。ABCDY000000001000100001110100001011011010111110000100111010110111110011101111101111111.2.1 邏輯設(shè)計(jì)基本流程N(yùn)AND2instNAND2inst1NAND2inst2NAND2inst4NAND2inst5NAND2inst6NAND6inst7CLRNDPRNQDFFinst8YOUTPUT1.2.2 可編程邏輯器件PAL 思考一下邏輯功能實(shí)現(xiàn)的共性，如果把這些邏輯門(mén)和寄存器組合到一個(gè)器件中會(huì)怎樣？從與門(mén)到或門(mén)，從或門(mén)到寄存器有固定的連接會(huì)怎樣呢？更進(jìn)一步，如果有

6、一種方法來(lái)設(shè)置輸入和與門(mén)之間的連接，以確定應(yīng)使用哪些輸入，以及在哪里使用，這又會(huì)怎樣呢？1.2.3 從PAL到PLD到復(fù)雜可編程邏輯器件CPLD PAL之后是PLD，PLD和PAL器件非常相似，但是加入了一些其他特性，成為真正的可編程器件，而且更實(shí)用。該器件區(qū)別于簡(jiǎn)單PAL器件的主要進(jìn)步是它含有全面可編程宏單元，以及可變乘積項(xiàng)分配。1.2.3 從PAL到PLD到復(fù)雜可編程邏輯器件CPLD1.2.3 從PAL到PLD到復(fù)雜可編程邏輯器件CPLD1.2.4 從CPLD到FPGA的產(chǎn)生 CPLD相對(duì)于老的PLD器件最大進(jìn)步主要在于它能夠在單個(gè)器件中容納大量的邏輯。理論上，可以不斷在CPLD中加入LA

7、B，繼續(xù)增加邏輯數(shù)量。但是，這樣做需要有額外的PI布線，實(shí)現(xiàn)所有這些LAB的連接，其連接數(shù)量會(huì)指數(shù)增長(zhǎng)，直到芯片管芯的連線數(shù)量超過(guò)了邏輯數(shù)量，這限制了容量的擴(kuò)展。1.2.5 在系統(tǒng)編程問(wèn)題的解決 由于可編程邏輯器件越來(lái)越大，越來(lái)越復(fù)雜，器件本身編程也越來(lái)越復(fù)雜。對(duì)前面介紹的浮柵晶體管器件進(jìn)行編程時(shí)，PAL或者PLD必須放在特殊的自動(dòng)編程單元中，在正確的I/O引腳上加上正確的編程電壓。這基本違背了在系統(tǒng)編程的理念，因?yàn)樗枰哑骷碾娐钒迳夏孟?，放在編程單元中重新編程，或者在電路板上放一些特殊裝置來(lái)進(jìn)行編程。1.3 FPGA系統(tǒng)結(jié)構(gòu)和資源 由于技術(shù)的進(jìn)步，產(chǎn)生了百萬(wàn)級(jí)的FPGA，同時(shí)為了照顧用戶(hù)

8、的特殊需求，現(xiàn)在包含了四種可編程資源，即位于芯片內(nèi)部的可編程邏輯單元（LE）、位于芯片四周的可編程I/O、分布在芯片各處的可編程布線資源和片內(nèi)嵌入式存儲(chǔ)器塊RAM。也增加了嵌入式乘法器、鎖相環(huán)的資源，如圖1.11所示。1.3.1 可編程邏輯單元（LE） 圖1.12是一個(gè)典型的LE的結(jié)構(gòu)圖，LE包括3個(gè)主要部分：查找表（LUT）、進(jìn)位邏輯和輸出寄存器邏輯。1.3.2 可編程布線 FPGA器件中的布線通道看起來(lái)簡(jiǎn)單，但實(shí)際上提供更多的功能和互聯(lián)。FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進(jìn)行通信。老款的非FPGA器件是無(wú)法實(shí)現(xiàn)的。 FPGA布線通道可以分成兩類(lèi)：本地互聯(lián)以及行列互聯(lián)

9、。本地互聯(lián)直接連接LE或者LAB中的ALM，鄰近LAB之間進(jìn)行最短連接，稱(chēng)為直接鏈路。另一類(lèi)互聯(lián)是行列互聯(lián)。這類(lèi)互聯(lián)的長(zhǎng)度固定，跨過(guò)一定數(shù)量的LAB，或者整個(gè)器件。LAB I/O可以連接到本地互聯(lián)，實(shí)現(xiàn)高速本地操作，或者直接連接至行列互聯(lián)，向芯片的其他部分發(fā)送數(shù)據(jù)。1.3.3 可編程I/O FPGA I/O控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過(guò)FPGA布線通道使用該功能。FPGA中的I/O模塊通常被稱(chēng)為I/O單元。I/O單元含有和老款CPLD I/O控制模塊相同的基本功能，但是功能更豐富了，使FPGA I/O單元非常適合用于所有類(lèi)型的設(shè)計(jì)。除了基本輸入、輸出以及雙向信號(hào)，I/O引

10、腳還支持多種I/O標(biāo)準(zhǔn)，包括多種最新的低電壓高速標(biāo)準(zhǔn)。1.3.4 嵌入式存儲(chǔ)器RAM 現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。這些專(zhuān)用資源模塊占用了陣列中一個(gè)或者多個(gè)模塊，通過(guò)FPGA布線通道可以訪問(wèn)這些模塊。這些專(zhuān)用資源通常在器件中以特殊行列模塊的形式進(jìn)行排列。存儲(chǔ)器模塊就是特殊的專(zhuān)用模塊，可以配置為不同類(lèi)型的存儲(chǔ)器。1.3.5 嵌入式乘法器 現(xiàn)代FPGA器件中另一類(lèi)專(zhuān)用資源模塊是嵌入式乘法器。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。它們可以替代LUT邏輯來(lái)提高設(shè)計(jì)中的算術(shù)性能。這對(duì)DSP設(shè)計(jì)非常有用。某些器件還具有高速收發(fā)器。這些I/O結(jié)構(gòu)支持高速協(xié)議，傳送

11、速率達(dá)到每秒百兆位甚至千兆位。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。1.3.6 時(shí)鐘 由于FPGA是基于同步寄存器邏輯，因此，時(shí)鐘和時(shí)鐘控制結(jié)構(gòu)是FPGA體系結(jié)構(gòu)的重要組成部分。時(shí)鐘基本上是高速扇出控制信號(hào)，F(xiàn)PGA器件有控制時(shí)鐘信號(hào)應(yīng)分配到哪里、時(shí)鐘信號(hào)怎樣到達(dá)目的地的硬件。所有FPGA器件都含有專(zhuān)用時(shí)鐘輸入引腳。1.3.7 鎖相環(huán) 如前所述，PLL是能夠產(chǎn)生不同時(shí)鐘域的結(jié)構(gòu)，保證在生成的輸出時(shí)鐘之間斜移最小。PLL是可編程的，使設(shè)計(jì)人員很容易建立不同頻率、占空比和相移的多種時(shí)鐘域，用于整個(gè)設(shè)計(jì)中。1.3.8 FPGA與CPLD的對(duì)比 現(xiàn)在我們對(duì)比一下CPLD和FPGA的主要特性，提供一個(gè)

12、簡(jiǎn)單參考，幫助確定某一設(shè)計(jì)適合采用哪類(lèi)器件。內(nèi)部結(jié)構(gòu)CPLDFPGA基本邏輯組成LAB由宏單元構(gòu)成LAB由LE和ALM構(gòu)成 建立邏輯功能乘積和LUT 或ALUT邏輯布局LAB圍繞全局互連LAB排列在網(wǎng)格陣列互連LAB本地和全局PILAB本地和行/列/分段/整個(gè)芯片板上DSP專(zhuān)用乘法器/加法器/累加器板上存儲(chǔ)器存儲(chǔ)器模塊，可使用互連編程技術(shù)EPROM、EEPROM FLASHSRAM1.4 FPGA的設(shè)計(jì)流程 FPGA設(shè)計(jì)方法可以總結(jié)為一個(gè)簡(jiǎn)單的設(shè)計(jì)流程，Altera的Quartus II軟件是全集成開(kāi)發(fā)工具，完全支持這一設(shè)計(jì)流程。具體步驟如下： （1）進(jìn)行源文件的編輯和編譯。 （2）進(jìn)行邏輯綜

13、合和優(yōu)化。 （3）進(jìn)行目標(biāo)器件的布線/適配。 （4）目標(biāo)器件的編程下載。 （5）硬件仿真/硬件測(cè)試。1.5 Altera公司FPGA低成本器件Syclone Cyclone器件是Altera公司在2004年6月推出的，采用90nm、低k值電解質(zhì)工藝。其中的邏輯單元數(shù)量高達(dá)68416個(gè)，片內(nèi)嵌入式存儲(chǔ)器容量最多增加至1.1MB，用戶(hù)I/O最多可達(dá)622個(gè)。這個(gè)系列的產(chǎn)品具有用戶(hù)定義的功能、性能領(lǐng)先、低功耗、高密度和低成本的優(yōu)勢(shì)。1.5.1 主要特性 Cyclone器件可提供4608到68416個(gè)邏輯單元（LE），包括了嵌入式1818位乘法器、專(zhuān)用外部存儲(chǔ)器接口電路、4Kb嵌入式存儲(chǔ)器塊、鎖相環(huán)（

14、PLL）和高速差分I/O等功能。表1.4所示為Cyclone FPGA系列的特性。表1.5所示為Cyclone器件封裝和用戶(hù)I/O管腳數(shù)。表1.6列出了Cyclone器件的適用配置器件。1.5.2 基于數(shù)字信號(hào)處理（DSP）應(yīng)用 Cyclone器件提供最多150個(gè)1818位的乘法器，可以實(shí)現(xiàn)通用數(shù)字信號(hào)處理（DSP）功能。與基于邏輯單元的乘法器相比，嵌入式乘法器性能更高，占用邏輯單元更少。1.5.3 專(zhuān)用外部存儲(chǔ)器接口 Cyclone器件可以通過(guò)一個(gè)專(zhuān)用接口和雙倍數(shù)據(jù)速率（DDR）/DDR2、單倍速率（SDR）SDRAM器件以及四倍數(shù)據(jù)速率（QDR）SRAM器件進(jìn)行通信，保證快速可靠的數(shù)據(jù)傳輸

15、，傳輸速率最高達(dá)到668 Mbps。表1.7給出了Cyclone支持的外部存儲(chǔ)器接口。存儲(chǔ)技術(shù)I/O標(biāo)準(zhǔn)最大總線寬最大時(shí)鐘速度最大數(shù)據(jù)速率SDR SDRAM3.3 V LVTTL72 bits167 MHz167MbpsDDR SDRAM2.5 V SSTLClass ,72 bits167 MHz334 MbpsDDR2 SDRAM1.8 V SSTLClass ,72 bits167 MHz334 MbpsQDR SRAM1.8 V HSTLClass ,36 bits167 MHz668 Mbps1.5.4 嵌入式鎖相環(huán) Cyclone器件具備最多4個(gè)增強(qiáng)型鎖相環(huán)（PLL），提供先進(jìn)的時(shí)

16、鐘管理能力。例如，頻率合成、可編程相移、外部時(shí)鐘輸出、可編程占空比、鎖定檢測(cè)、可編程帶寬、輸入時(shí)鐘擴(kuò)頻和支持高速差分輸入輸出時(shí)鐘信號(hào)。1.5.5 單端I/O特性 Cyclone器件支持單端I/O標(biāo)準(zhǔn)，如LVTTL、LVCMOS、SSTL-2、SSTL-18、HSTL-18、HSTL-15、PCI和PCI-X。表1.9列出了Cyclone器件內(nèi)的單端I/O標(biāo)準(zhǔn)和所支持的性能。I/O標(biāo)準(zhǔn)性 能典 型 應(yīng) 用3.3/2.5/1.8 V LVTTL167 通用3.3/2.5/1.8/1.5 V LVCMOS167 通用3.3 V PCI66 個(gè)人電腦（PC），嵌入式應(yīng)用3.3 V PCI-X100 P

17、C，嵌入式應(yīng)用2.5/1.8 V SSTL Class I167 存儲(chǔ)器2.5/1.8 V SSTL Class133/125存儲(chǔ)器1.8/1.5 V HSTL Class 167存儲(chǔ)器1.8/1.5 V HSTL Class100存儲(chǔ)器1.5.6 差分I/O特性 與單端I/O標(biāo)準(zhǔn)相比，Cyclone器件的差分信號(hào)提供更好的噪音容限，產(chǎn)生更低的電磁干擾（EMI），并降低了功耗。表1.10列出了Cyclone器件內(nèi)的差分I/O標(biāo)準(zhǔn)和所支持的性能。表1.11列出了Cyclone器件內(nèi)差分?jǐn)?shù)據(jù)通道的數(shù)量和所支持的性能。 I/O標(biāo)準(zhǔn)性 能/Mbps典 型 應(yīng) 用LVDS805（接收端），622（發(fā)送端

18、）芯片到芯片接口應(yīng)用，背板驅(qū)動(dòng)Mini-LVDS170通用RSDS170通用LVPECL150只用于時(shí)鐘輸入差分HSTL167存儲(chǔ)器差分SSTL167存儲(chǔ)器1.5.7 自動(dòng)CRC檢測(cè) CRC校驗(yàn)是用來(lái)確保數(shù)據(jù)可靠的技術(shù)，也是減少單一事件干擾（SEU）最好的選擇之一。Cyclone器件提供片內(nèi)CRC自動(dòng)校驗(yàn)電路。因此，可以在設(shè)計(jì)中輕松地實(shí)現(xiàn)CRC而無(wú)需任何額外成本和復(fù)雜的外部邏輯。在配置過(guò)程中首先由器件完成CRC，然后由操作過(guò)程自動(dòng)進(jìn)行CRC校驗(yàn)。當(dāng)錯(cuò)誤發(fā)生時(shí)，CRC_error管腳會(huì)提示失敗，并自動(dòng)觸發(fā)再配置操作。1.5.8 支持Nios II嵌入式處理器 最大的Cyclone器件內(nèi)具有多達(dá)6

19、8416個(gè)LE，一個(gè)器件內(nèi)可以實(shí)現(xiàn)多個(gè)Nios內(nèi)核，每個(gè)內(nèi)核都可以實(shí)現(xiàn)以下功能： 運(yùn)行一個(gè)操作系統(tǒng)。 通過(guò)一個(gè)以太網(wǎng)連接提供遠(yuǎn)程升級(jí)和FPGA配置。 數(shù)據(jù)和I/O處理。 在Cyclone FPGA內(nèi)例化系統(tǒng)，如圖1.15所示。1.6 Altera公司FPGA高成本器件Stratix 器件 Altera最新的Stratix 器件系列是融合了最佳性能、最大密度和最低功耗的高端FPGA。Stratix FPGA為下一代其站、網(wǎng)絡(luò)基礎(chǔ)設(shè)施和高級(jí)成像設(shè)備提供了高性能和高度集成功能。Stratix 器件不但性能最好，而且具有最低的靜態(tài)和動(dòng)態(tài)功耗比前代FPGA低50%，在這方面的特性包括：可編程功耗技術(shù)；可

20、選內(nèi)核電壓（0.9V或者1.1V）；高級(jí)工藝和電路技術(shù)。1.6.1 主要特性Stratix 提供特性有：提供了47 500到338 000個(gè)邏輯單元（Les）。提供了2 430kbits到20 497 kbits的TriMatrix存儲(chǔ)器，包括3種大小的RAM塊，可實(shí)現(xiàn)真雙口存儲(chǔ)器和FIFO緩沖器。具有嵌入式高速DSP塊，可支持99位、1212位、1818位、3636位的乘法器（最高可達(dá)到550MHz），可實(shí)現(xiàn)乘法計(jì)算和有限沖擊響應(yīng)濾波器（FIR）?？删幊探岛募夹g(shù)，可以在提高芯片性能的同時(shí)減小功耗?？蛇x內(nèi)核電壓，由低壓芯片（L系列）提供。最大有16個(gè)全局時(shí)鐘，88個(gè)局部時(shí)鐘和116個(gè)外圍時(shí)鐘。

21、最大有12個(gè)鎖相環(huán)（PLL），支持PLL重新配置、時(shí)鐘切換、可編程帶寬、頻率合成和動(dòng)態(tài)相移。支持高速外部存儲(chǔ)器接口，包括DDR，DDR2，DDR3，SDRAM，RLDRAM，QDR和QDR+SRAM，最大24modular I/O banks。最多1104個(gè)用戶(hù)I/O口，24個(gè)I/O塊，支持大范圍的工業(yè)I/O口標(biāo)準(zhǔn)。動(dòng)態(tài)（OCT）自動(dòng)標(biāo)定，支持所有的I/O塊。支持高速網(wǎng)絡(luò)通信標(biāo)準(zhǔn)，包括SPI-4.2，SFI-4，SGM ，Utopia ，10Gigabit Ethernet XSLL，高速I(mǎi)/O和NPSI。支持Nios 嵌入式處理器。表1.12給出了Stratix 邏輯器件特性，表1.13給出

22、了Stratix 增強(qiáng)型器件特性。1.6.2 體系架構(gòu) Stratix FPGA的核心結(jié)構(gòu)建立在創(chuàng)新的邏輯單元之上自適應(yīng)邏輯模塊（ALM）。這種核心結(jié)構(gòu)與MultiTrack互聯(lián)體系結(jié)構(gòu)相結(jié)合，以很少的跳轉(zhuǎn)實(shí)現(xiàn)高性能互聯(lián)，使Stratix 器件能夠以非常父母的功耗，高效實(shí)現(xiàn)高速邏輯、算法和寄存器功能。 1.邏輯陣列塊（LAB）和自適應(yīng)邏輯模塊（ALM） 2.MultiTrack互聯(lián)線1.6.3 TriMatrix嵌入式存儲(chǔ)器 Stratix 器件具有TriMatrix存儲(chǔ)器包括3種大小的嵌入式RAM塊，能夠?qū)崿F(xiàn)Stratix FPGA設(shè)計(jì)的各種存儲(chǔ)需求。TriMatrix存儲(chǔ)器包括640位MLAB存儲(chǔ)器模塊（LMABs）、9 kbits M9K模塊和144 kbits M144K模塊。1.6.4 DSP塊 Stratix 擁有性能最好的DSP模塊，速度高達(dá)550MHz，具有896個(gè)188位的乘法器，支持可變位寬，支持基本乘法器、求和、累加、級(jí)聯(lián)、取整、飽和以及桶形移位寄存器等功能。同時(shí)，改進(jìn)的TriMatrix存儲(chǔ)器的性能超過(guò)600MHz，存儲(chǔ)器容量超過(guò)20Mbits，提供了3種RAM容量。1.6.5 時(shí)鐘網(wǎng)絡(luò)和鎖相環(huán) Stratix 采用分級(jí)的時(shí)鐘結(jié)構(gòu)，擁有多個(gè)支持高級(jí)特性的鎖相環(huán)（PLL），大量的時(shí)鐘資源與豐富的