1、1數(shù)字系統(tǒng)EDA 技術(shù)任課教師：任課教師： 顧慶水顧慶水聯(lián)系地點(diǎn)：清水河校區(qū)科B534電 話mail: 課件下載： 網(wǎng)絡(luò)學(xué)堂-電子工程學(xué)院2本課程安排：本課程安排： 學(xué)時(shí)：48學(xué)時(shí)（課堂教學(xué)24學(xué)時(shí)，上機(jī)實(shí)驗(yàn)24學(xué)時(shí)）課堂教學(xué)內(nèi)容：課堂教學(xué)內(nèi)容： 第一章、EDA技術(shù)與PLD概述(2) 第二章、大規(guī)?？删幊踢壿嬈骷?） 第三章、硬件描述語言VHDL(10) 第四章、實(shí)驗(yàn)開發(fā)平臺(tái)及工具軟件介紹（4） 第五章、NIOS 的介紹（2） 第六章、VHDL設(shè)計(jì)應(yīng)用實(shí)例（4） 教學(xué)目的：教學(xué)目的： 了解一類器件，掌握一門設(shè)計(jì)語言，熟悉一種設(shè)計(jì)工具?？己朔绞剑嚎己朔绞剑浩綍r(shí)（10%

2、）+實(shí)驗(yàn)（30%）+期末（60%）3實(shí)驗(yàn)教學(xué)內(nèi)容及要求：實(shí)驗(yàn)教學(xué)內(nèi)容及要求： 分6次共24學(xué)時(shí)。 實(shí)驗(yàn)一：十進(jìn)制計(jì)數(shù)器設(shè)計(jì)與仿真（1次）; 實(shí)驗(yàn)二：DE2-115開發(fā)板接口應(yīng)用（1次） 實(shí)驗(yàn)三：處理器核心電路的設(shè)計(jì)與驗(yàn)證（2次）； 實(shí)驗(yàn)四：NIos 的創(chuàng)建和應(yīng)用（2次）； 掌握 EDA開發(fā)系統(tǒng) Quartus II，從簡單的電路設(shè)計(jì)入手，到最后能夠設(shè)計(jì)比較復(fù)雜的電子系統(tǒng)。培養(yǎng)利用EDA技術(shù)設(shè)計(jì)電路系統(tǒng)的實(shí)際動(dòng)手能力。實(shí)驗(yàn)教學(xué)目的：實(shí)驗(yàn)教學(xué)目的： 了解一類可編程邏輯器件，掌握一門硬件描述 語言，熟悉使用一種EDA設(shè)計(jì)工具，設(shè)計(jì)自己的芯片。4實(shí)驗(yàn)開發(fā)板實(shí)驗(yàn)開發(fā)板Altera DE2-115Alte

3、ra DE2-115： 5教材及參考資料教材及參考資料教材：教材： EDA技術(shù)及應(yīng)用譚會(huì)生、張昌凡 編著 西安電子科技大學(xué)出版社參考資料：參考資料： CPLD技術(shù)及其應(yīng)用宋萬杰 等編著 西安電子科大出版社出版 VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) 侯伯亨 顧新 等編著 西安電子科技大學(xué)出版社 CPLD/FPGA的開發(fā)和應(yīng)用徐光輝 等編著 電子工業(yè)出版社出版 6EDA技術(shù)的相關(guān)網(wǎng)址： www.eda- 7 第一章第一章 EDAEDA技術(shù)概述技術(shù)概述1.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 一、什么是一、什么是EDAEDA？ Electronic Design Automation

4、即電子設(shè)計(jì)自動(dòng)化。二、二、EDAEDA技術(shù)發(fā)展的三個(gè)階段：技術(shù)發(fā)展的三個(gè)階段：1、早期電子CAD階段 20世紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具，完成布圖布線等高度重復(fù)性的繁雜工作。 典型設(shè)計(jì)軟件如Tango布線軟件。8 20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL_Programmable Array Logic 和GAL_Generic Array Logic），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。 80年代后期，EDA工具已經(jīng)可以進(jìn)行初級的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。 2 2、計(jì)算機(jī)輔助工程設(shè)計(jì)、計(jì)

5、算機(jī)輔助工程設(shè)計(jì)CAECAE階段階段9 20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語言(VHDL、Verilog HDL)及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)（即SOC_ System On a Chip：單片系統(tǒng)、或片上系統(tǒng)集成）。 開始實(shí)現(xiàn)“概念驅(qū)動(dòng)工程”（Concept Driver Engineering, CDE ）的夢想。 3 3、電子設(shè)計(jì)自動(dòng)化、電子設(shè)計(jì)自動(dòng)化(EDA)(EDA)階段階段10三、三、EDAEDA的廣義定義范圍包括：的廣義定義范圍包括：1、半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；2、可編程器

6、件設(shè)計(jì)自動(dòng)化；3、電子系統(tǒng)設(shè)計(jì)自動(dòng)化；4、印刷電路板設(shè)計(jì)自動(dòng)化；5、仿真與測試、故障診斷自動(dòng)化；6、形式驗(yàn)證自動(dòng)化。 以上各部分統(tǒng)稱為EDA工程11 以大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件硬件描述語言描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊唐骷拈_發(fā)軟件開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的新技術(shù)。 四、四、EDAEDA技術(shù)

7、的技術(shù)的狹義定義：狹義定義：1213 一、傳統(tǒng)設(shè)計(jì)方法：傳統(tǒng)設(shè)計(jì)方法：自下而上（Bottom - up)的 設(shè)計(jì)方法，是以固定功能元件為基礎(chǔ)，基于電 路板的設(shè)計(jì)方法。固定功能元件電路板設(shè)計(jì)完整系統(tǒng)構(gòu)成系統(tǒng)調(diào)試、測試與性能分析系統(tǒng)功能需求1.2 1.2 傳統(tǒng)設(shè)計(jì)方法和傳統(tǒng)設(shè)計(jì)方法和 EDAEDA方法的區(qū)別：方法的區(qū)別：輸入輸出14 1. 設(shè)計(jì)依賴于設(shè)計(jì)師的經(jīng)驗(yàn)。 2. 設(shè)計(jì)依賴于現(xiàn)有的通用元器件。 3. 設(shè)計(jì)后期的仿真不易實(shí)現(xiàn)和調(diào)試復(fù)雜。 4. 自下而上設(shè)計(jì)思想的局限。 5. 設(shè)計(jì)實(shí)現(xiàn)周期長，靈活性差，耗時(shí) 耗力，效率低下。 傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：15 二、二、 EDAEDA方

8、法方法：自上而下（Top - Down)的設(shè)計(jì)方法。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由 EDA工具一體化完成。設(shè)計(jì)思想不同： 自上而下（Top - Down)的設(shè)計(jì)方法。 自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模快，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計(jì)和實(shí)現(xiàn)為止。 自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標(biāo)。16系統(tǒng)規(guī)格設(shè)計(jì)功能級描述功能級仿真邏輯綜合、優(yōu)化、布局布線定時(shí)仿真、定時(shí)檢查輸出門級網(wǎng)表ASIC芯片投片、PLD器件編程、測試ASIC:Ap

9、plication Specific Integrated Circuits, PLD: Programmable Logic Devices17三、傳統(tǒng)方法與三、傳統(tǒng)方法與EDAEDA方法比較：方法比較： 傳統(tǒng)方法1.從下至上2.通用的邏輯元、器件3.系統(tǒng)硬件設(shè)計(jì)的后期 進(jìn)行仿真和調(diào)試4.主要設(shè)計(jì)文件是電原 理圖 EDA方法1.自上至下2.可編程邏輯器件3.系統(tǒng)設(shè)計(jì)的早期進(jìn)行仿 真和修改4.多種設(shè)計(jì)文件，發(fā)展趨 勢以 HDL描述文件為主5.降低硬件電路設(shè)計(jì)難度 EDA技術(shù)極大地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法的質(zhì)的飛躍。181.3 EDA1.3 EDA技術(shù)的主要內(nèi)容技術(shù)

10、的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷?（PLD:Programmable Logic Device）描述方式：硬件描述語言 （HDL:Hardware descripation Lauguage) VHDL、Verlog HDL等設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)19 FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device 主流公司：Xilinx、Altera、Lattice、Actel FPGA/CPLD 顯著優(yōu)點(diǎn)： 開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速 度快、市場適應(yīng)能力強(qiáng)、硬件

11、修改升級方便。一、一、 大規(guī)?？删幊踢壿嬈骷笠?guī)模可編程邏輯器件20 三類器件的主要性能指標(biāo)比較 ASIC：Application Specific Integrated Circuits指 標(biāo)PLDASIC分離式邏輯速 度很好很好差集成度很好很好差價(jià) 格很好很好差開發(fā)時(shí)間很好差較好樣品及仿真時(shí)間很好差差制造時(shí)間很好差較好使用的難易成度很好差較好庫存風(fēng)險(xiǎn)很好差較好開發(fā)工具的支持很好很好差21 VHDL：IEEE標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強(qiáng)。 Verilog HDL: IEEE標(biāo)準(zhǔn)，門級開關(guān)電路描述能力 較強(qiáng)。 ABEL: 系統(tǒng)級抽象描述能力差，適合于門級 電路描述。二、二、 硬件描述語言硬件描

12、述語言 （HDL_Hardware Description Language）22EDA開發(fā)工具分為： 集成化的開發(fā)系統(tǒng): 特定功能的開發(fā)軟件：綜合軟件 仿真軟件三、軟件開發(fā)工具三、軟件開發(fā)工具23Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、 Aillance系列Lattice公司：ispDesignEXPERT 系列Actel公司： Libero集成化的開發(fā)系統(tǒng)24 綜合類： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGAexpress、FPGA compiler Mentor公

13、司的 LeonardoSpectrum 仿真類： Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、NC-SIM 特定功能的開發(fā)軟件25 四、實(shí)驗(yàn)開發(fā)系統(tǒng)四、實(shí)驗(yàn)開發(fā)系統(tǒng) 26 一、設(shè)計(jì)輸入子模塊一、設(shè)計(jì)輸入子模塊 用圖形編輯器、文本編輯器作設(shè)計(jì)描述， 完成語義正確性、語法規(guī)則的檢查。二、設(shè)計(jì)數(shù)據(jù)庫子模塊二、設(shè)計(jì)數(shù)據(jù)庫子模塊 系統(tǒng)的庫單元、用戶的設(shè)計(jì)描述、中間設(shè)計(jì)結(jié)果。三、分析驗(yàn)證子模塊三、分析驗(yàn)證子模塊 各個(gè)層次的模擬驗(yàn)證、設(shè)計(jì)規(guī)則的檢查、故障診斷。1.4 EDA1.4 EDA軟件系統(tǒng)的構(gòu)成軟件系統(tǒng)

14、的構(gòu)成27 四、綜合仿真子模塊四、綜合仿真子模塊 實(shí)現(xiàn)從高層抽象描述向低層次描述的自動(dòng)轉(zhuǎn)換，及各個(gè)層次的仿真驗(yàn)證。五、布局布線子模塊五、布局布線子模塊 完成由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射。28 一、一、 EDAEDA技術(shù)的發(fā)展趨勢技術(shù)的發(fā)展趨勢 1、廣度上：大型機(jī)工作站微機(jī) 2、深度上： ESDA：（Electronic System Design Automation ） CE： （Concurrent Engineering 并行設(shè) 計(jì)工程） 單芯片集成：（SOC/SOPC：System On a Programmable Chip）1.5 EDA1.5 EDA技術(shù)及技術(shù)及EDAEDA工具的發(fā)

15、展趨勢工具的發(fā)展趨勢 29ESDA： ESDA軟件集成系統(tǒng)的構(gòu)成和設(shè)計(jì)、仿真過程技術(shù)要求系統(tǒng)目標(biāo)定義算法建立與仿真驗(yàn)證任務(wù)分解、定義設(shè)計(jì)規(guī)范系統(tǒng)級仿真硬件系統(tǒng)設(shè)計(jì)VHDL、AHDL設(shè)計(jì)數(shù)字電路設(shè)計(jì)模擬電路設(shè)計(jì)綜合與優(yōu)化優(yōu)化設(shè)計(jì)硬件仿真庫電路級仿真器件模擬庫電路結(jié)構(gòu)與模塊劃分ASIC方式綜合優(yōu)化ASIC模擬庫PLD、FPGA器件庫PCB、MCM實(shí)現(xiàn)方式數(shù)模混合電路優(yōu)化PLD、FPGA方式綜合優(yōu)化電路級驗(yàn)證、布局布線器設(shè)計(jì)參數(shù)提取和仿真驗(yàn)證系統(tǒng)調(diào)試、系統(tǒng)測試測試儀器儀表行為功能設(shè)計(jì)驗(yàn)證算法軟件控制軟件設(shè)計(jì)系統(tǒng)專用開發(fā)系統(tǒng)微控制器總體要求、算法建立專用控制系統(tǒng)PLD的設(shè)計(jì)30并行工程（CE）： CE

16、是將電子產(chǎn)品及相關(guān)制造直至銷售、維護(hù)全過程統(tǒng)一進(jìn)行設(shè)計(jì)的一種方法，其核心是產(chǎn)品設(shè)計(jì)對象的全面可預(yù)見性。 CE要求從管理層次上把工藝、工具、任務(wù)、智力和時(shí)間的安排協(xié)調(diào)一致，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，由若干個(gè)相關(guān)的設(shè)計(jì)小組共享數(shù)據(jù)庫，同步地進(jìn)行設(shè)計(jì)。 并行工程（CE）和自上而下（Top-Down）設(shè)計(jì)方法被譽(yù)為構(gòu)成現(xiàn)代電子產(chǎn)品開發(fā)方式的兩大特征。體現(xiàn)了設(shè)計(jì)策略的變革。31電子系統(tǒng)的發(fā)展趨勢：SOC/SOPC存儲(chǔ)器、P、PLD等多合一32二、二、EDAEDA工具的發(fā)展趨勢工具的發(fā)展趨勢 1、輸入工具 發(fā)展趨勢是以硬件描述語言（HDL）為主。 2、混合信號處理能力 數(shù)/?；旌闲盘柕奶幚?數(shù)字信號的描述

17、：VHDL、Verilog HDL 模擬信號的描述：AHDL 微波信號的描述：MHDL 333、仿真工具 仿真分為： 功能仿真：又稱前仿真、系統(tǒng)級仿真或行為仿 真，用于驗(yàn)證系統(tǒng)的功能。 時(shí)序仿真：又稱后仿真、電路級仿真，用于驗(yàn) 證系統(tǒng)的時(shí)序特性、系統(tǒng)性能。 仿真是系統(tǒng)驗(yàn)證的主要手段，是整個(gè)電子設(shè) 計(jì)過程中花費(fèi)時(shí)間最多的環(huán)節(jié)。4、綜合工具 綜合：由高層次描述自動(dòng)轉(zhuǎn)換為低層次描述的過 程。是EDA技術(shù)的核心。34EDA設(shè)計(jì)的描述層次：行為級描述寄存器傳輸級描述（RTL）門級描述版圖級描述設(shè)計(jì)前端設(shè)計(jì)后端綜合分為：行為綜合、邏輯綜合、前端綜合、 版圖綜合、測試綜合351.6 EDA1.6 EDA的工程設(shè)計(jì)流程的工程設(shè)計(jì)流程文本編輯器、圖形編輯器 VHDL綜合器（邏輯綜合、優(yōu)化） FPGA/CPLD布線/適配器（自動(dòng)優(yōu)化、布局、布線、適配）VHDL仿真器（行為仿真、 功能仿真、 時(shí)序仿真）編程器/下載電纜（編程、下載） 測試電路（硬件測試） 網(wǎng)表文件（EDIF、XNL、 VHDL)門級仿真器（功能仿真、 時(shí)序仿真）各種編程文件36 1、采用自頂向下（Top - Down)的設(shè)計(jì)方法； 2、采用系統(tǒng)早期仿真； 3、多種設(shè)計(jì)描述方式； 4、高度集成化的EDA開發(fā)系統(tǒng)； 5、PLD在系統(tǒng)(在線)編程（ISP）能力； 6、可實(shí)現(xiàn)單片系統(tǒng)集成(SOC_System O