1、第八講verilog的可綜合性邏輯綜合Verilog的邏輯綜合Verilog的可綜合風(fēng)格8.1邏輯綜合邏輯綜合l 邏輯綜合邏輯綜合: :在標(biāo)準(zhǔn)單元庫和特定的設(shè)計約束的基礎(chǔ)上，把設(shè)計的在標(biāo)準(zhǔn)單元庫和特定的設(shè)計約束的基礎(chǔ)上，把設(shè)計的高層次高層次描述轉(zhuǎn)換成優(yōu)化的門級網(wǎng)表的描述轉(zhuǎn)換成優(yōu)化的門級網(wǎng)表的過程。過程。l標(biāo)準(zhǔn)單元庫可以包含簡單的單元，例如與門、或門和或非門等基本邏輯標(biāo)準(zhǔn)單元庫可以包含簡單的單元，例如與門、或門和或非門等基本邏輯門，也可以包含宏單元，例如加法器、多路選擇器和特殊的觸發(fā)器。門，也可以包含宏單元，例如加法器、多路選擇器和特殊的觸發(fā)器。l 計算機輔助邏輯綜合計算機輔助邏輯綜合工具的出現(xiàn)

2、已經(jīng)把高層次描述向邏輯門的轉(zhuǎn)化過程工具的出現(xiàn)已經(jīng)把高層次描述向邏輯門的轉(zhuǎn)化過程自動化了。設(shè)計者現(xiàn)在可以把精力集中在體系結(jié)構(gòu)的方案、設(shè)計的硬件語言自動化了。設(shè)計者現(xiàn)在可以把精力集中在體系結(jié)構(gòu)的方案、設(shè)計的硬件語言描述上，由綜合工具在內(nèi)部進行幾次反復(fù)，生成優(yōu)化的門級描述。描述上，由綜合工具在內(nèi)部進行幾次反復(fù)，生成優(yōu)化的門級描述。l 自動化的邏輯綜合自動化的邏輯綜合已經(jīng)非常有效地減少了高層次設(shè)計到門級網(wǎng)表的轉(zhuǎn)化時已經(jīng)非常有效地減少了高層次設(shè)計到門級網(wǎng)表的轉(zhuǎn)化時間。它使設(shè)計者可以把更多的時間用于更高層次的描述上，因為把設(shè)計轉(zhuǎn)換間。它使設(shè)計者可以把更多的時間用于更高層次的描述上，因為把設(shè)計轉(zhuǎn)換到門級網(wǎng)表

3、所需的時間大大減少了。到門級網(wǎng)表所需的時間大大減少了。l 寄存器傳輸級寄存器傳輸級(RTL)(RTL)層次用硬件描述語言層次用硬件描述語言verilogverilog編寫設(shè)計。編寫設(shè)計。l術(shù)語術(shù)語RTLRTL用于表示用于表示HDLHDL的一種風(fēng)格，該風(fēng)格的描述采用了的一種風(fēng)格，該風(fēng)格的描述采用了數(shù)據(jù)流數(shù)據(jù)流和行為結(jié)構(gòu)相結(jié)合和行為結(jié)構(gòu)相結(jié)合的方式。的方式。l邏輯綜合工具接受邏輯綜合工具接受RTLRTL級描述并把它轉(zhuǎn)化為優(yōu)化的門級網(wǎng)表。級描述并把它轉(zhuǎn)化為優(yōu)化的門級網(wǎng)表。lVerilogVerilog和和VHDLVHDL是兩種最流行的是兩種最流行的RTLRTL描述語言描述語言 8.2Verilog

4、HDL綜合綜合結(jié)構(gòu)類型結(jié)構(gòu)類型關(guān)鍵字或描述注釋關(guān)鍵字或描述注釋端口端口參數(shù)參數(shù)模塊定義模塊定義信號和變量信號和變量調(diào)用（實例引用）調(diào)用（實例引用）函數(shù)和任務(wù)函數(shù)和任務(wù)過程過程過程塊過程塊數(shù)據(jù)流數(shù)據(jù)流循環(huán)循環(huán)input, inout, outputparametermodulewire , reg , tri 允許使用向量表示允許使用向量表示模塊調(diào)用和門級原語調(diào)用模塊調(diào)用和門級原語調(diào)用 function, task 不考慮時序結(jié)構(gòu)不考慮時序結(jié)構(gòu)always, if, then, else, case,casex, casez 不支持不支持initialbegin, end, named bloc

5、ks, disableassign 不考慮延遲信息不考慮延遲信息for , while, forever while和和forever循環(huán)必循環(huán)必 須須包括包括(posedge clock)或或(negedge clock)支持綜合的支持綜合的Verilog結(jié)構(gòu)類型結(jié)構(gòu)類型l邏輯綜合工具并不能處理隨意編寫的邏輯綜合工具并不能處理隨意編寫的verilog結(jié)構(gòu)描述：通常，結(jié)構(gòu)描述：通常，周期周期到到周期周期的任的任何何RTL verilog結(jié)構(gòu)描述都能為邏輯綜合工具所接受。結(jié)構(gòu)描述都能為邏輯綜合工具所接受。一、一、verilog結(jié)構(gòu)類型結(jié)構(gòu)類型l只有周期到周期只有周期到周期的任何的任何RTL ve

6、rilogRTL verilog結(jié)構(gòu)描述都能為邏輯綜合工具所接受。結(jié)構(gòu)描述都能為邏輯綜合工具所接受。例例whilewhile和和foreverforever語句必須由語句必須由(posedge(posedge clock) clock)或或(negedge(negedge clock) clock)終終止循環(huán)，使其具有強制性的周期到周期的描述。止循環(huán)，使其具有強制性的周期到周期的描述。l結(jié)構(gòu)指定的延遲將被忽略結(jié)構(gòu)指定的延遲將被忽略l不支持不支持initialinitial語句，必須用復(fù)位機制來代替。語句，必須用復(fù)位機制來代替。l要明確指定信號和變量的寬度。要明確指定信號和變量的寬度。否則，綜合

7、后的可能會產(chǎn)生大量的門級否則，綜合后的可能會產(chǎn)生大量的門級網(wǎng)表網(wǎng)表注意事項：注意事項：二、操作符二、操作符l幾乎所有的操作符都可以綜合。幾乎所有的操作符都可以綜合。l和！與和！與x x和和z z有關(guān)的操作符不可綜合有關(guān)的操作符不可綜合l寫表達式時，要用寫表達式時，要用圓括號使邏輯關(guān)系明確圓括號使邏輯關(guān)系明確，最好不要依賴運算的優(yōu)先級，最好不要依賴運算的優(yōu)先級操作符類型操作符類型符號符號連接及復(fù)制操作符連接及復(fù)制操作符一元操作符一元操作符算術(shù)操作符算術(shù)操作符邏輯移位操作符邏輯移位操作符關(guān)系操作符關(guān)系操作符相等操作符相等操作符按位操作符按位操作符邏輯操作符邏輯操作符條件操作符條件操作符 ！ &am

8、p; | + - * % = = = != & | &|？:三三、部分、部分verilog結(jié)構(gòu)的綜合結(jié)構(gòu)的綜合賦值語句賦值語句assignl賦值語句綜合為賦值語句綜合為組合邏輯電路組合邏輯電路un1_outoutcbaoutassign out= (a & b) | c;l綜合為以下門級電路綜合為以下門級電路XOR2XOR2OR2AND2c_inbac_outsumassign c_out,sum=a + b + c_in;OR2AND2d1d0soutassign out= (s) ? d1 : d0;if-then語句語句OR2AND2d1d0soutmodule

9、compif (out, d0, d1, s); input d0, d1, s; output out; reg out; always ( s or d0 or d1) if (s) out = d1; else out = d0;endmodule單條的單條的if-then語語句綜合為一個二選句綜合為一個二選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器module compif (a, b, c, d, e); input a, b, c, d; output e; reg e; always ( a or b or c or d) if (a & b) e = d; else if (a &

10、 b) e = c; else if ( a & b) e = 1b0; else if ( a & b) e = 1b1;endmoduleOR2m3AND2m3_b_0AND2m2AND2m1m3_b.Oedcba 定義了所有可能的選項的定義了所有可能的選項的ifthen嵌套語句，綜合結(jié)果是受條件嵌套語句，綜合結(jié)果是受條件控制的純組合邏輯電路?？刂频募兘M合邏輯電路。module increment (phy, ones,z);input phy;input 1:0 ones;output 1:0 z;reg 1:0 z;always (phy or ones)if (phy

11、)z = ones +1;endmodule 不給出所有不給出所有if分支值，則綜合出的結(jié)果會帶有分支值，則綜合出的結(jié)果會帶有鎖存器，變?yōu)闀r序邏輯電路鎖存器，變?yōu)闀r序邏輯電路。AND2z_ld00AND2z_ld10AND2z_ld01AND2z_ld11XOR2z_1_1.SUM1_0_x2z_1_.QRSz_0_.QRSz1:01:0ones1:01:0phy00001101101Q0D1000Q0D0XOR2z_1.SUM1_0_x2XOR2z_1.SUM0_0_x2OR2z_1.CO1_0_o2z_1.N_6_i_i.Oz1:01:0ones1:01:0phy10001else z =

12、 ones;case語句語句 case語句綜合為語句綜合為數(shù)據(jù)選擇器數(shù)據(jù)選擇器，一般用于設(shè)計龐大的，一般用于設(shè)計龐大的數(shù)據(jù)選擇器數(shù)據(jù)選擇器。OR2z_7_0AND2z_7_0_b_0OR2z_6_0AND2z_6_0_b_0OR2z_5_0AND2z_5_0_b_0OR2z_4_0AND2z_4_0_b_0OR2z_3_0AND2z_3_0_b_0OR2z_2_0AND2z_2_0_b_0OR2z_1_0AND2z_1_0_b_0z_5_0_b.Oz_4_0_b.Oz_2_0_b.Oz_1_0_b.Oz_3_0_b.Oz_6_0_b.Oz_7_0_b.Ozd7d6d5d4d3d2d1d0s2:

13、02:001221222222110module increment (s, d0,d1,d2,d3,d4,d5,d6,d7,z);input 2:0 s;input d0,d1,d2,d3,d4,d5,d6,d7;output z;reg z;always (*)case (s)3b000: z = d0;3b001: z = d1;3b010: z = d2;3b011: z = d3;3b100: z = d4;3b101: z = d5;3b110: z = d6;3b111: z = d7;endcaseendmoduleAND2z_ld0AND2z_ld1OR2z_1_4_0_i_

14、m2AND2z_1_4_0_i_m2_b_0OR2z_1_3_0_i_m2AND2z_1_3_0_i_m2_b_0OR2z_1_2_0_i_m2AND2z_1_2_0_i_m2_b_0OR2z_1_1_0_i_m2AND2z_1_1_0_i_m2_b_0AND2un1_s_6_i_a2OR2z_1_5_0AND2z_1_5_0_b_0z.QRSz_1_5_0_b.Oz_1_4_0_i_m2_b.Oz_1_2_0_i_m2_b.Oz_1_3_0_i_m2_b.Oz_1_1_0_i_m2_b.Ozd5d4d3d2d1d0s2:02:021211200Q0D02211module increment

15、 (s, d0,d1,d2,d3,d4,d5,d6,d7,z);input 2:0 s;input d0,d1,d2,d3,d4,d5,d6,d7;output z;reg z;always (*)case (s)3b000: z = d0;3b001: z = d1;3b010: z = d2;3b011: z = d3;3b100: z = d4;3b101: z = d5;endcaseendmodule 與與if語句類似，語句類似，如果如果沒有給出所有分支的值，沒有給出所有分支的值，則綜合后會出現(xiàn)鎖存器則綜合后會出現(xiàn)鎖存器。 casez和和casex與與case類似，只是條件的判斷類似

16、，只是條件的判斷不同。不同。sum_11:0+un19_sum1:0+un40_sum1:0+un61_sum1:0+un82_sum1:0+un103_sum1:0+un124_sum1:0+un145_sum1:0+c_inb7:07:0a7:07:0c_out1sum7:00000000001:0011:01121:02131:03141:04151:05161:06171:071for語句語句module increment (sum, c_out,a,b,c_in);input 7:0 a,b;output 7:0 sum;input c_in;output c_out;reg 7:

17、0 sum;reg c_out;reg c;integer i;always (a or b or c_in)beginc = c_in;for (i=0;i=7;i=i+1)c,sumi=ai+bi+c;c_out =c;endendmodulefor循環(huán)語句綜合產(chǎn)生循環(huán)語句綜合產(chǎn)生級聯(lián)的鏈?zhǔn)浇M合邏輯電級聯(lián)的鏈?zhǔn)浇M合邏輯電路路XOR2sum_1_1.SUM0XOR2un145_sum_1.m2OR2un145_sum_1.m3AND2un145_sum_1.m3_b_0XOR2un124_sum_1.m2OR2un124_sum_1.m3AND2un124_sum_1.m3_b_0XOR2u

18、n103_sum_1.m2OR2un103_sum_1.m3AND2un103_sum_1.m3_b_0XOR2un82_sum_1.m2OR2un82_sum_1.m3AND2un82_sum_1.m3_b_0XOR2un61_sum_1.m2OR2un61_sum_1.m3AND2un61_sum_1.m3_b_0XOR2un40_sum_1.m2OR2un40_sum_1.m3AND2un40_sum_1.m3_b_0OR2un19_sum_1.m3AND2un19_sum_1.m3_b_0OR2sum_1_1.m3AND2sum_1_1.m3_b_0XOR2sum_1_1.SUM0_0

19、XOR2un19_sum_1.SUM0_0XOR2un40_sum_1.SUM0_0XOR2un61_sum_1.SUM0_0XOR2un82_sum_1.SUM0_0XOR2un103_sum_1.SUM0_0XOR2un124_sum_1.SUM0_0XOR2un145_sum_1.SUM0_0XOR2un145_sum_1.SUM0XOR2un124_sum_1.SUM0XOR2un103_sum_1.SUM0XOR2un82_sum_1.SUM0XOR2un61_sum_1.SUM0XOR2un40_sum_1.SUM0XOR2un19_sum_1.SUM0sum_1_1.m3_b.O

20、un19_sum_1.m3_b.Oun40_sum_1.m3_b.Oun61_sum_1.m3_b.Oun82_sum_1.m3_b.Oun103_sum_1.m3_b.Oun124_sum_1.m3_b.Oun145_sum_1.m3_b.Oc_inb7:07:0a7:07:0c_outsum7:00776655443322100122334455667711234567always語句語句 alwaysalways語句可用于生成時序和組合邏輯。對于語句可用于生成時序和組合邏輯。對于時序邏輯時序邏輯來說，來說，alwaysalways語句必須由時鐘信號語句必須由時鐘信號clkclk的變化所控

21、制。的變化所控制。q.QclkdqQDmodule increment (q, d,clk);input d,clk;output q;reg q;always ( posedge clk)q = d;endmodulemodule increment (q, d,clk,rst);input d,clk,rst;output q;reg q;always ( posedge rst or negedge clk)if (!rst)q = d;elseq =0;endmoduleq.QRrstclkdqQD 帶異步復(fù)位端的帶異步復(fù)位端的D D觸發(fā)器。觸發(fā)器。阻塞或非阻塞阻塞或非阻塞使用的賦值類

22、型依賴于所描述的邏輯類型：使用的賦值類型依賴于所描述的邏輯類型： 在時序塊在時序塊RTL代碼中使用非阻塞賦值代碼中使用非阻塞賦值 非阻塞賦值保存值直到時間片段的結(jié)束，從而避免仿真時的競爭情況非阻塞賦值保存值直到時間片段的結(jié)束，從而避免仿真時的競爭情況或結(jié)果的不確定性或結(jié)果的不確定性 在組合的在組合的RTL代碼中使用阻塞賦值代碼中使用阻塞賦值 阻塞賦值立即執(zhí)行阻塞賦值立即執(zhí)行阻塞、非阻塞對比阻塞、非阻塞對比非阻塞賦值語句非阻塞賦值語句并行執(zhí)行并行執(zhí)行，因此臨時變量不可避免地在一個周期中，因此臨時變量不可避免地在一個周期中被賦值，在下一個周期中被采樣。被賦值，在下一個周期中被采樣。 module

23、bloc (clk, a, b); input clk, a; output b; reg y; reg b; always ( posedge clk) begin y =a; b =y; endendmodulemodule nonbloc (clk, a, b); input clk, a; output b; reg y; reg b; always ( posedge clk) begin y = a; b = y; endendmodule使用阻塞賦值，此描述綜合使用阻塞賦值，此描述綜合出一個出一個D flip-flop:使用非阻塞賦值，此描述將使用非阻塞賦值，此描述將綜合出兩個綜

24、合出兩個D Flip-flop。b.QbaclkQDy.Qb.QbaclkQDQD函數(shù)和任務(wù)函數(shù)和任務(wù)module orand (out, a, b, c, d, e); input a, b, c, d, e; output out; wire out; assign out = forand (a, b, c, d, e); function forand; input a, b, c, d, e; if (e = 1) forand = (a| b) & (c| d); else forand = 0; endfunctionendmodule 函數(shù)沒有時序控制，因此綜合結(jié)果為組

25、合邏輯。函數(shù)可以在過函數(shù)沒有時序控制，因此綜合結(jié)果為組合邏輯。函數(shù)可以在過程塊內(nèi)或持續(xù)賦值語句中調(diào)用。程塊內(nèi)或持續(xù)賦值語句中調(diào)用。下例中的下例中的or/and塊由持續(xù)賦值語句調(diào)用函數(shù)實現(xiàn)塊由持續(xù)賦值語句調(diào)用函數(shù)實現(xiàn) AND2out_0AND2outOR2forand_0.un2_forandOR2forand_0.un1_forandedcbaout任務(wù)任務(wù)module orandtask (out, a, b, c, d, e); input a, b, c, d, e; output out; reg out; always ( a or b or c or d or e) orand (

26、out, a, b, c, d, e); task orand; output out; input a, b, c, d, e; if (e = 1) out = (a| b) & (c| d); else out = 0; endtaskendmodule任務(wù)一般只在測試基準(zhǔn)使用，因為：任務(wù)一般只在測試基準(zhǔn)使用，因為： 沒有時序控制的任務(wù)如同函數(shù)沒有時序控制的任務(wù)如同函數(shù) 帶有時序控制的任務(wù)不可綜合帶有時序控制的任務(wù)不可綜合下面是用任務(wù)描述的下面是用任務(wù)描述的or/and塊：塊：AND2out_0AND2outOR2orand_0.un2_outOR2orand_0.un1_out

27、edcbaout復(fù)位復(fù)位復(fù)位是可綜合編碼風(fēng)格的重要環(huán)節(jié)。狀態(tài)機中一般都有復(fù)位。復(fù)位是可綜合編碼風(fēng)格的重要環(huán)節(jié)。狀態(tài)機中一般都有復(fù)位。module sync( q, ck, r, d); input ck, d, r; output q; reg q; always ( negedge ck) if (r) q = 0; else q = d;endmodulemodule async( q, ck, r, d); input ck, d, r; output q; reg q; always ( negedge ck or posedge r) if (r) q = 0; else q b);

28、assign a_lt_b=(ab);assign a_eq_b=(a=b);endmodule4位數(shù)值比較器的位數(shù)值比較器的RTL描述相當(dāng)簡潔描述相當(dāng)簡潔a_eq_b=a_gt_ba_lt_bb3:03:0a3:03:0a_eq_ba_lt_ba_gt_b3:03:03:03:03:03:0RTL級網(wǎng)表級網(wǎng)表OR2OR2OR2OR2AND2OR2AND2OR2AND2AND2OR2AND2XOR2OR2AND2XOR2OR2AND2XOR2AND2XOR2b3:0a3:0a_eq_ba_lt_ba_gt_b4位數(shù)值比較器位數(shù)值比較器綜合結(jié)果綜合結(jié)果2.自動報紙銷售機自動報紙銷售機設(shè)計個簡單的

29、數(shù)字電路用于電子的報紙售賣機的投幣器。假設(shè)報紙價格為假設(shè)報紙價格為1515分。分。投幣器只能接受投幣器只能接受5 5分和分和1 1角的硬幣。角的硬幣。必須提供適當(dāng)數(shù)日的零錢，投幣器不找錢。必須提供適當(dāng)數(shù)日的零錢，投幣器不找錢。合法的硬幣組合包括合法的硬幣組合包括1 1個個5 5分的硬幣和分的硬幣和1 1個個l l角角的硬幣，的硬幣，3 3個個5 5分分的硬幣的硬幣, ,1 1個個1 1角硬幣和角硬幣和1 1個個5 5分的硬幣分的硬幣，2 2個個1 1角的硬幣是合法的角的硬幣是合法的，但是投幣器不找錢。但是投幣器不找錢。設(shè)計說明設(shè)計說明電路要求電路要求:必須為該數(shù)字電路設(shè)置一些要求，如下所示：必

30、須為該數(shù)字電路設(shè)置一些要求，如下所示：當(dāng)投入硬幣時，一個兩位的信號當(dāng)投入硬幣時，一個兩位的信號coin1:0coin1:0被傳送到數(shù)字電路。被傳送到數(shù)字電路。該信號在全局該信號在全局clkclk信號的一個下降沿取值，并且準(zhǔn)確地保持一信號的一個下降沿取值，并且準(zhǔn)確地保持一個時鐘周期。個時鐘周期。數(shù)字電路的輸出是一位的。每次當(dāng)投入的硬幣總數(shù)為數(shù)字電路的輸出是一位的。每次當(dāng)投入的硬幣總數(shù)為1515分或分或者超過者超過1515分時輸出信號分時輸出信號newspapernewspaper變?yōu)楦唠娖?，并且保持一個變?yōu)楦唠娖?，并且保持一個時鐘周期時鐘周期, ,售賣機的門也被打開。售賣機的門也被打開?？梢杂靡?/p>

31、個可以用一個resetreset信號復(fù)位狀態(tài)機，設(shè)為同步復(fù)位。信號復(fù)位狀態(tài)機，設(shè)為同步復(fù)位。狀態(tài)機設(shè)計狀態(tài)機設(shè)計可以用有限狀態(tài)機表示該數(shù)字電路的功能?？梢杂糜邢逘顟B(tài)機表示該數(shù)字電路的功能。輸入：輸入：2 2位位coin1:0,coin1:0,沒有硬幣時，沒有硬幣時，x0 x02b002b00；有一個；有一個5 5分的硬幣時分的硬幣時x5=2b01x5=2b01；一個；一個1 1角的硬幣時，角的硬幣時，x10 x102b102b10。輸出：輸出：1 1位，位，newspapernewspaper，當(dāng)，當(dāng)newspapernewspaperlb1lb1時，打開門。時，打開門。狀態(tài)：狀態(tài)：4 4個狀

32、態(tài)。個狀態(tài)。s0s00 0分；分；s5s55 5分；分；s10s101010分；分；s15s151515分。分。module vend( coin,clock,reset,newspaper);/聲明輸入輸出端口聲明輸入輸出端口input 1:0 coin;input clock, reset;output newspaper;wire newspaper;wire 1:0 next_state;reg 1:0 pres_state;/狀態(tài)編碼狀態(tài)編碼parameter s0=2b00;parameter s5=2b01;parameter s10=2b10;parameter s15=2b1

33、1;/狀態(tài)機函數(shù)狀態(tài)機函數(shù)function 2:0 fsm;input 1:0 fsm_coin;input 1:0 fsm_pres_state;reg fsm_newspaper;reg 1:0 fsm_next_state;begincase (fsm_pres_state)s0:/狀態(tài)為狀態(tài)為s0 begin if(fsm_coin=2b10) begin fsm_newspaper=1b0; fsm_next_state=s10; end else if (fsm_coin=2b01) begin fsm_newspaper=1b0; fsm_next_state=s5; endelse begin fsm_newspape