1、關(guān)于組合邏輯電路 (4)第一張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 本章內(nèi)容提要重點(diǎn)： （1）組合邏輯電路的結(jié)構(gòu)與功能特點(diǎn)；（2）組合邏輯電路的分析與設(shè)計(jì)方法；（3）編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)值比較器 等組合邏輯電路的邏輯功能及應(yīng)用。難點(diǎn)：（1）互斥編碼器與優(yōu)先編碼器的功能區(qū)別；（2）用3/8線譯碼器實(shí)現(xiàn)組合邏輯函數(shù)；（3）用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)；（4）組合邏輯芯片的功能擴(kuò)展。第二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.1 組合邏輯電路的特點(diǎn)及分析設(shè)計(jì)方法8.1.1 組合電路的特點(diǎn)1. 功能特點(diǎn) 組合電路在任意時(shí)刻的輸出僅僅取決于該時(shí)刻輸入信號(hào)的狀態(tài)，而與該時(shí)刻之前

2、電路的狀態(tài)無(wú)關(guān)。簡(jiǎn)而言之，組合電路“無(wú)記憶性”。 圖8-1所示是一個(gè)有多輸入端和多輸出端的組合電路框圖，其中A1、A2、Am為輸入邏輯變量，Y1、Y2、Yn為輸出邏輯變量，輸出與輸入之間的關(guān)系表示為 Y1 = f1（A1、A2、Am） Y2 = f2（A1、A2、Am） （8-1） Yn = fn（A1、A2、Am） 圖8-1第三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月2. 結(jié)構(gòu)特點(diǎn) 組合電路之所以具有以上功能特點(diǎn)，歸根結(jié)底是由于結(jié)構(gòu)上滿足以下特點(diǎn)：（1）不包含記憶（存儲(chǔ)）元件；（2）不存在輸出到輸入的反饋回路。 需要指出的是，在第7章介紹的各種門電路均屬于組合電路，它們是構(gòu)成復(fù)雜組合電路的

3、單元電路。第四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.1.2 組合電路的一般分析方法 分析組合電路，就是根據(jù)已知的邏輯圖，找出輸出變量與輸入變量之間的邏輯關(guān)系，從而確定電路的邏輯功能。分析組合電路，通常遵循以下步驟：（1）根據(jù)給定邏輯圖寫(xiě)出輸出變量的邏輯表達(dá)式；（2）用公式法或卡諾圖法化簡(jiǎn)邏輯表達(dá)式；（3）根據(jù)化簡(jiǎn)后的表達(dá)式列出真值表；（4）根據(jù)真值表所反映的輸出與輸入變量的取值對(duì)應(yīng)關(guān)系，說(shuō)明電路的邏輯功能。 例8-1 試分析圖8-2所示電路的邏輯功能。 解 （1）從輸入端依次寫(xiě)出各門電路輸出信號(hào)的邏輯表達(dá)式：第五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（2）列出邏輯函數(shù)真值表，如表8

4、-1所示。（3）邏輯功能分析 由真值表可知，當(dāng)A、B、C中有多數(shù)個(gè)為1時(shí)，F(xiàn)即為1。因此，圖8-2所示電路具有多數(shù)表決的功能，是一個(gè)多數(shù)表決電路。第六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月例8-2 分析圖8-3所示電路的邏輯功能。解 （1）寫(xiě)邏輯表達(dá)式。 （2）化簡(jiǎn)。 圖8-3（或 ） （3）由化簡(jiǎn)后的表達(dá)式列出真值表如表8-2所列。 （4）分析邏輯功能。由真值表可知，只要A、B、C的取值不一樣，輸出Y就為1；否則，當(dāng)A、B、C取值一樣時(shí)，Y為0。所以，這是一個(gè)三變量的非一致電路。第七張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月例8-3 試分析圖8-4所示電路的邏輯功能。 解 （1）寫(xiě)出圖8

5、-4的邏輯表達(dá)式。 （2）由邏輯表達(dá)式得真值表如表8-3所列。（3）分析邏輯功能. 由真值表可知，當(dāng)4個(gè)輸入變量中有奇數(shù)個(gè)1時(shí)，輸出為1；否則，輸入變量中有偶數(shù)個(gè)1時(shí)，輸出為0，這樣根據(jù)輸出結(jié)果就可以校驗(yàn)輸入1的個(gè)數(shù)是否為奇數(shù)，因此圖8-4所示電路是一個(gè)4輸入變量的奇校驗(yàn)電路。 表8-3 例8-3真值表 A B C D Y A B C D Y 0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 0 1 0 1 1 0 1 0 0 0 0 1 1 0 1 0 1 1 1 0 1 0 0 1 1 1 0 0 0 0 1 0 1 0 1 1 0 1 1 0 1 1 0

6、 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 圖8-3第八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.1.3 組合電路的一般設(shè)計(jì)方法 組合電路的設(shè)計(jì)與分析過(guò)程相反，它是根據(jù)已知的邏輯問(wèn)題，首先列出真值表，然后求出邏輯函數(shù)的最簡(jiǎn)表達(dá)式，繼而畫(huà)出邏輯圖。組合電路的設(shè)計(jì)通常以電路簡(jiǎn)單、所用器件最少為目標(biāo)。 前面介紹的用公式法和卡諾圖法化簡(jiǎn)邏輯函數(shù)，就是為了獲得最簡(jiǎn)表達(dá)式，以便使用最少的門電路組合成邏輯電路。但是由于在設(shè)計(jì)中普遍采用中、小規(guī)模集成電路，一片集成電路包括幾個(gè)至幾十個(gè)同一類型的門電路，因此應(yīng)根據(jù)具體情況，盡可能減少所用器件的數(shù)目和種類，這樣可以使組裝好的電路結(jié)構(gòu)緊湊，

7、達(dá)到工作可靠的目的。 組合電路的設(shè)計(jì)可遵循以下步驟：（1）設(shè)定輸入、輸出變量并進(jìn)行邏輯賦值；（2）根據(jù)功能要求列出真值表；（3）根據(jù)真值表寫(xiě)出邏輯表達(dá)式并化成最簡(jiǎn)；（4）根據(jù)最簡(jiǎn)表達(dá)式畫(huà)出邏輯圖。第九張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-4 設(shè)計(jì)一個(gè)三人表決電路，要求實(shí)現(xiàn)：大多數(shù)人同意時(shí)，結(jié)果才能通過(guò)。 解 （1）設(shè)定變量并進(jìn)行邏輯賦值。 用A、B、C表示三個(gè)人，即輸入變量；用Y代表結(jié)果，即輸出變量。且采用正邏輯賦值，A、B、C為1表示同意，為0表示不同意；Y為1表示結(jié)果通過(guò)，為0表示不通過(guò)。這種用字母表示特定事物的過(guò)程叫做設(shè)定變量，用二進(jìn)制代碼0和1表示事物兩種相反狀態(tài)的過(guò)程稱為

8、邏輯賦值。如果沒(méi)有特別說(shuō)明，一般均采用正邏輯進(jìn)行賦值。 （2）根據(jù)題目要求列真值表，如表8-4所列。 （3）由真值表寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)。 （4）畫(huà)邏輯圖。 若用與非門實(shí)現(xiàn)，則先求最簡(jiǎn)與非 - 與非表達(dá)式第十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 邏輯圖如圖8-5所示。圖8-5第十一張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-5 設(shè)計(jì)一個(gè)燃油鍋爐自動(dòng)報(bào)警器。要求燃油噴嘴在 開(kāi)啟狀態(tài)下，如鍋爐水溫或壓力過(guò)高則發(fā)出報(bào)警信號(hào)。要求用與非門實(shí)現(xiàn)。 解 （1）設(shè)定變量并進(jìn)行邏輯賦值。 將噴嘴開(kāi)關(guān)、鍋爐水溫、壓力分分別用A、B、C表示；A = 1表示噴嘴開(kāi)關(guān)打開(kāi)， A = 0表示噴嘴開(kāi)關(guān)關(guān)閉；B

9、、C為1表示溫度、壓力過(guò)高，為0表示溫度、壓力正常。報(bào)警信號(hào)作為輸出變量用F表示，F(xiàn) = 0表示正常，F(xiàn) = 1報(bào)警。（2）根據(jù)題意列真值表，如表8-5所示。 （3）根據(jù)真值表寫(xiě)表達(dá)式并化為最簡(jiǎn)。 由于要求用與非門實(shí)現(xiàn)，所以需將表達(dá)式變換成與非-與非式。即（4）畫(huà)邏輯圖。用與非門實(shí)現(xiàn)的邏輯圖如圖8-6所示。第十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月第十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-6 設(shè)A、B、C為某保密鎖的3個(gè)按鍵，當(dāng)A鍵單獨(dú)按下時(shí)，鎖既不打開(kāi)也不報(bào)警；只有當(dāng)A、B、C或者A、B或者A、C分別同時(shí)按下時(shí)，鎖才能被打開(kāi)，當(dāng)不符合上述組合狀態(tài)時(shí)，將發(fā)出報(bào)警信息，試分別

10、用與非門和或非門設(shè)計(jì)此保密鎖的邏輯電路。 解 （1）設(shè)定變量并進(jìn)行狀態(tài)賦值. 設(shè)A、B、C為三個(gè)按鍵，按下為1，不按為0。設(shè)F和G分別為開(kāi)鎖信號(hào)和報(bào)警信號(hào)，開(kāi)鎖為1，不開(kāi)鎖為0，報(bào)警為1，不報(bào)警為0。 （2）根據(jù)題意列真值表，如表8-6所示。 （3）根據(jù)真值表寫(xiě)表達(dá)式并化為最簡(jiǎn)。 若用與非門實(shí)現(xiàn)，需將表達(dá)式變換成與非-與非式。即第十四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 若用或非門實(shí)現(xiàn)，需將表達(dá)式變換成或非-或非式。根據(jù)第1章介紹的求或非-或非式的方法，可得（4）畫(huà)邏輯圖。用與非門和或非門實(shí)現(xiàn)的邏輯圖分別如圖8-7和圖8-8所示。第十五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.2 常

11、用組合邏輯電路介紹 常用組合邏輯電路：編碼器、譯碼器、加法器、數(shù)據(jù)選擇器、數(shù)值比較器、數(shù)據(jù)分配器、函數(shù)發(fā)生器等電路是常用的組合邏輯電路，它們經(jīng)常、大量地出現(xiàn)在各種數(shù)字系統(tǒng)中。為了使用方便，已經(jīng)將這些邏輯電路制成了中、小規(guī)模集成電路產(chǎn)品。在設(shè)計(jì)大規(guī)模集成電路時(shí)，也經(jīng)常調(diào)用這些模塊，作為所設(shè)計(jì)電路的組成部分。下面就分別介紹這些電路的工作原理及使用方法。8.2.1 編碼器1. 什么是編碼 一般地說(shuō)，用文字、符號(hào)或者數(shù)字表示特定事物的過(guò)程都可以叫做編碼。例如，人一出生就要起名字，入學(xué)后被編上學(xué)號(hào)，運(yùn)動(dòng)員身上帶的號(hào)碼布等等，都屬于編碼。而數(shù)字電路中的編碼，是指用二進(jìn)制代碼表示不同的事物。能夠?qū)崿F(xiàn)編碼功能

12、的電路稱做編碼器。第十六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 n位二進(jìn)制代碼可以組成2n種不同的狀態(tài)，也就可以表示2n個(gè)不同的信息。若要對(duì)N個(gè)輸入信息進(jìn)行編碼，則滿足 N 2n （8-2）n為二進(jìn)制代碼的位數(shù)，也即輸入變量的個(gè)數(shù)。當(dāng)N = 2n時(shí)，是利用了n個(gè)輸入變量的全部組合進(jìn)行的編碼，稱為全編碼，實(shí)現(xiàn)全編碼的電路叫做全編碼器（或稱二進(jìn)制編碼器）；當(dāng)N 2n時(shí)，是利用了n個(gè)輸入變量的部分狀態(tài)進(jìn)行的編碼，稱為部分編碼。2. 二進(jìn)制編碼器 二進(jìn)制編碼器也叫全編碼器，其框圖如圖8-9所示。 框圖中，輸入信號(hào)I1、I2I2n為2n個(gè)有待于編碼的信息，輸出信號(hào)Yn、Yn-1Y1為n位二進(jìn)制代碼，

13、其中Yn為代碼的最高位，Y1為最低位。例如，當(dāng)n = 3時(shí)，稱為3位二進(jìn)制編碼器；當(dāng)n = 4時(shí)，稱為4位二進(jìn)制編碼器。 圖8-9第十七張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 編碼器的編碼特點(diǎn)：對(duì)于編碼器而言，在編碼過(guò)程中，一次只能有一個(gè)輸入信號(hào)被編碼，被編碼的信號(hào)必須是有效電平，有效電平可能是高電平，也有可能是低電平，這與電路設(shè)計(jì)有關(guān)，不同編碼器，其有效電平可能不同。例如，某個(gè)編碼器的輸入有效電平是高電平，表明只有當(dāng)輸入信號(hào)為高電平時(shí)才能被編碼，而輸入為低電平時(shí)不能被編碼。對(duì)于輸出的二進(jìn)制代碼來(lái)說(shuō)，可能是原碼，也有可能是反碼，這也取決于電路設(shè)計(jì)中所選取的門電路的種類。例如，十進(jìn)制數(shù)“9”

14、的4位原碼是1001，而反碼是0110。 二進(jìn)制編碼器討論： 二進(jìn)制編碼器又分為普通編碼器和優(yōu)先編碼器。 （1）普通編碼器 以3位二進(jìn)制普通編碼器為例。表8-7是該編碼器的真值表，由表可以看出： 輸入信號(hào)為低電平有效，因此輸入信號(hào)“I”上面帶有反號(hào)； 輸入信號(hào)之間互相排斥，即不允許有兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)為有效電平，因此，這種普通編碼器又稱作互斥編碼器。 輸出信號(hào)為原碼，所以“Y”上面沒(méi)有反號(hào)，這種二進(jìn)制編碼器又可稱作8線-3線（8/3線）編碼器。第十八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 根據(jù)真值表可以寫(xiě)出輸出變量Y2、Y1、Y0的表達(dá)式為：第十九張，PPT共八十一頁(yè)，創(chuàng)作于202

15、2年6月 由表達(dá)式畫(huà)出邏輯電路圖如圖8-10（a）所示，圖（b）是該3/8線互斥編碼器的邏輯符號(hào)。圖8-10第二十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（2）優(yōu)先編碼器 與普通編碼器不同，優(yōu)先編碼器允許同時(shí)有幾個(gè)輸入信號(hào)為有效電平，但電路只能對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。 同樣以8/3線優(yōu)先編碼器為例，設(shè)輸入信號(hào)I7I0為高電平有效（“I”上不帶反號(hào)），輸出為原碼（Y2、Y1、Y0上也沒(méi)有反號(hào)）。若輸入信號(hào)的優(yōu)先級(jí)別依次為I7、I6、I1、I0，則可以得到表8-8所列的真值表（表中“”表示取0取1均可）。 顯然，表中輸入信號(hào)允許同時(shí)有多個(gè)為有效電平1。第二十一張，PPT共八十一頁(yè)，創(chuàng)作

16、于2022年6月由表8-8可分別寫(xiě)出Y2、Y1、Y0的表達(dá)式如下：若用與或非門實(shí)現(xiàn)且反碼輸出，即輸出為 、 、 ，則上面的式子可寫(xiě)成：第二十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 如果輸入為低電平有效，即 反變量輸入，則根據(jù) 、 、 的表達(dá)式可畫(huà)出8/3線優(yōu)先編碼器的邏輯圖，如圖8-11所示。特別地，當(dāng)輸入低電平有效時(shí)，常將反相器的“o”畫(huà)在輸入端，如圖中G1G7。另外注意，圖中為隱含碼，即當(dāng)輸入信號(hào) 均無(wú)輸入時(shí)（即 均為1），此時(shí)， 、 、 均為1，此即的編碼。 圖8-11 第二十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（3）集成8/3線優(yōu)先編碼器 圖8-12（a）是集成TTL 8

17、/3線優(yōu)先編碼器74LS148的引腳排列圖，圖（b）是其邏輯符號(hào)，在理論分析中，采用的都是集成電路的邏輯符號(hào)。而集成電路的外部引腳排列圖多用于實(shí)際連線中。表8-9是它的真值表。74LS148除了具備表8-8所示的8/3線優(yōu)先編碼器的功能外，還增加了一些功能端 、 和 。 圖8-12第二十四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 為使能端，低電平有效，即當(dāng) = 0時(shí)，電路才處于工作狀態(tài)，對(duì)輸入信號(hào)進(jìn)行編碼。否則，當(dāng) = 1時(shí)，編碼被禁止，輸出為無(wú)效的高阻態(tài)，用1表示。 和 分別稱作選通輸出端和擴(kuò)展輸出端，它們均用于編碼器的級(jí)聯(lián)擴(kuò)展。級(jí)聯(lián)應(yīng)用時(shí)將高位片的 端與低位片的 端連接起來(lái)，可以擴(kuò)展編碼

18、器的功能，并且要使 = 0，必須 均為無(wú)效電平1。在級(jí)聯(lián)應(yīng)用時(shí)可作輸出位的擴(kuò)展端。第二十五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-7 試用兩片8/3線優(yōu)先編碼器74LS148級(jí)聯(lián)，構(gòu)成16/4線編碼器。 解 連線圖如圖8-13所示。 圖8-13第二十六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 是編碼輸入信號(hào)，低電平有效， 優(yōu)先級(jí)別最高， 優(yōu)先級(jí)別最低； 組成4位二進(jìn)制反碼作輸出信號(hào)。當(dāng)高位片無(wú)輸入而低位片有輸入時(shí)（即 全為1， 中至少有一個(gè)為0時(shí)），高位片的 = 0，低位片工作， = 1，輸出為 的編碼10001111（反碼）。當(dāng)高位片有輸入時(shí)（即 中至少有一個(gè)為低電平時(shí)），高位片

19、的 = 1，低位片停止工作， = 0，輸出為 的編碼00000111（反碼）。第二十七張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月3 十進(jìn)制編碼器 將10個(gè)輸入信號(hào)I9I0分別編成對(duì)應(yīng)的8421BCD碼的電路稱為十進(jìn)制編碼器，也稱為二 - 十進(jìn)制編碼器或8421BCD碼編碼器。 計(jì)算機(jī)的鍵盤(pán)輸入邏輯電路就是由編碼器組成。圖8-14所示是用十個(gè)按鍵和門電路組成的8421BCD碼編碼器，其中 代表10個(gè)按鍵，即對(duì)應(yīng)十進(jìn)制數(shù)09的輸入鍵，低電平有效；A、B、C、D為輸出代碼，組成4位8421BCD碼，且為原碼，A為代碼的最高位，D為最低位。GS為控制使能標(biāo)志，高電平有效，GS為高電平時(shí)，表明有信號(hào)輸入

20、，編碼器工作，否則，GS為低電平時(shí)，無(wú)信號(hào)輸入，編碼器不工作。圖8-14第二十八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 集成十進(jìn)制編碼器中，常見(jiàn)的是10線-4線優(yōu)先編碼器74LS147，圖8-15（a）所示為74LS147的引腳排列圖，圖8-15（b）是它的邏輯符號(hào)。74LS147的輸入端為 ，低電平有效，優(yōu)先權(quán)從 到 依次降低；輸出為 、 、 、 ，組成4位8421BCD碼， 為最高位， 為最低位，且輸出為反碼。 圖8-15第二十九張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-8 某醫(yī)院有一、二、三、四號(hào)病室，每室設(shè)有呼叫按鈕，同時(shí)在護(hù)士值班室內(nèi)對(duì)應(yīng)地裝有一、二、三、四號(hào)指示燈?，F(xiàn)在

21、的情況是，四個(gè)病室的按鈕可以同時(shí)按下，但值班室一次只有一盞燈亮，一號(hào)病室的優(yōu)先權(quán)最高，四號(hào)病室的優(yōu)先權(quán)最低。試用優(yōu)先編碼器74LS148和門電路設(shè)計(jì)滿足上述要求的控制電路。 解 選取輸入變量B1、B2、B3、B4分別表示一、二、三、四號(hào)病室的按鈕，按下時(shí)變量為0，否則為1。用輸出變量L1、L2、L3、L4分別表示一、二、三、四號(hào)指示燈，變量為0表示燈亮，否則表示燈滅。因?yàn)橹灰刂?盞燈，故用二位輸出即可。選用74LS148的低4位輸入端 和低二位輸出端 、 即可?？刂齐娐返墓δ芸捎帽?-10來(lái)描述。 第三十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月由功能表可得L1L4的表達(dá)式為：由表達(dá)式畫(huà)出邏

22、輯圖如圖8-16所示。第三十一張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.2.2 譯碼器1. 什么是譯碼 譯碼是指將輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)或另外一個(gè)代碼的過(guò)程。能夠?qū)崿F(xiàn)譯碼功能的電路叫作譯碼器。譯碼是編碼的逆過(guò)程。 編碼器是將N個(gè)輸入信號(hào)用n變量的不同二進(jìn)制組合表示出來(lái)，而譯碼器則是將n變量的不同二進(jìn)制組合所表示的狀態(tài)一一反映出來(lái)。若譯碼器有n個(gè)輸入信號(hào)，N個(gè)輸出信號(hào)，則應(yīng)有N2n。當(dāng)N = 2n時(shí)，稱為全譯碼器，也叫二進(jìn)制譯碼器；當(dāng)N2n時(shí)，稱為部分譯碼器。 常用的譯碼器有二進(jìn)制譯碼器、十進(jìn)制譯碼器和顯示譯碼器。2. 二進(jìn)制譯碼器 圖8-17是二進(jìn)制譯碼器的框圖。圖中

23、A1An是n個(gè)輸入信號(hào)，組成n位二進(jìn)制代碼，An是代碼的最高位，A1是代碼的最低位，代碼可能是原碼，也可能是反碼，若為反碼，則“A”字母上面要帶反號(hào)；Y1Y2n是輸出信號(hào)，可能是高電平有效，也可能是低電平有效，若為低電平有效，則“Y ”字母上要帶反號(hào)。 圖8-17第三十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 圖8-18是集成3/8線譯碼器74LS138的邏輯圖和引腳排列圖，其中S1、 、 是使能端，只有當(dāng)S1= 1且 = = 0時(shí)，譯碼器才工作，否則，譯碼器處于非工作狀態(tài)。、 圖8-18第三十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 表8-11示出了74LS138的真值表。真值表能夠

24、全面清楚地反映電路的工作原理。由74LS138的真值表可以看出，其輸入信號(hào)為原碼，A2是最高位；輸出為低電平有效，譯碼過(guò)程中，根據(jù)A2A1A0的取值組合， 中的某一個(gè)輸出為低電平，且 （i =0，1，2，7），mi為最小項(xiàng)。這一特點(diǎn)是全譯碼器所共有的。據(jù)此，我們可以用集成譯碼器實(shí)現(xiàn)組合邏輯函數(shù)。第三十四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月例8-9 用集成譯碼器并輔以適當(dāng)門電路實(shí)現(xiàn)下列組合邏輯函數(shù)解 要實(shí)現(xiàn)的是一個(gè)3變量的邏輯函數(shù)，因此應(yīng)選用3/8線譯碼器，用74LS138。 （1）將所給表達(dá)式化成最小項(xiàng)之和形式。（2）確定譯碼器輸入邏輯變量。 令 A2A1A0 = ABC（3）寫(xiě)出譯碼器

25、輸出邏輯表達(dá)式。（4）把邏輯函數(shù)Y與譯碼器輸出邏輯表達(dá)式相比較得：第三十五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（5）由表達(dá)式可知，需外接與非門實(shí)現(xiàn)，畫(huà)出邏輯圖如圖8-19所示。 圖8-19第三十六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-10 設(shè)X、Z均為3位二進(jìn)制數(shù)，X為輸入，Z為輸出，要求二者之間有下述關(guān)系：當(dāng)3X6時(shí)，Z = X+1；X3時(shí)，Z = 0；X6時(shí)，Z = 3。 試用一片3/8線譯碼器構(gòu)成實(shí)現(xiàn)上述要求的邏輯電路。 解 （1）按題意列出真值表，如表8-12所示。（2）由真值表寫(xiě)出輸出Z的表達(dá)式。第三十七張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（3）確定譯碼器輸入

26、邏輯變量。 令 A2A1A0 = X2X1X0（4）寫(xiě)出譯碼器輸出邏輯表達(dá)式（從略）。（5）把Z2、Z1、Z0與譯碼器輸出邏輯表達(dá)式相比較得： 第三十八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（6）畫(huà)出邏輯圖如圖8-20所示。第三十九張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-11 試用兩片3/8線譯碼器74LS138構(gòu)成4/16線譯碼器。 解 級(jí)聯(lián)圖如圖8-21所示。其中D3D2D1D0為4位代碼輸入端，D3是最高位，當(dāng)D3 = 0時(shí)，譯碼器（）工作，D3 = 1時(shí)，譯碼器（）工作。因此，可用D3作為選通信號(hào)，分別控制兩個(gè)譯碼器輪流工作。 74LS138是計(jì)算機(jī)微處理器電路中最常用的

27、地址譯碼器。典型的8位微處理器Intel8085A或Mototola6809有16根地址線（A0A15），微處理器通過(guò)地址線A0A15確定存儲(chǔ)器的存儲(chǔ)單元或外部設(shè)備，以達(dá)到交換數(shù)據(jù)的目的。圖8-21第四十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月3. 十進(jìn)制譯碼器 將8421BCD碼翻譯成10個(gè)對(duì)應(yīng)的十進(jìn)制數(shù)碼的電路稱為十進(jìn)制譯碼器，也叫二-十進(jìn)制譯碼器，它屬于4/10線譯碼器。 圖8-22示出了集成4/10線譯碼器74LS42的引腳排列圖。它的輸入為4位二進(jìn)制代碼A3A2A1A0，A3為最高位，A0為最低位，并且是原碼輸入；輸出信號(hào)是，共10個(gè)信號(hào)輸出端，低電平有效。 圖8-22第四十一張，

28、PPT共八十一頁(yè)，創(chuàng)作于2022年6月4. 顯示譯碼器 在實(shí)際中，被譯出的信號(hào)經(jīng)常需要直觀地顯示出來(lái)，這就需要顯示譯碼器。顯示譯碼器通常由譯碼電路、驅(qū)動(dòng)電路和顯示器等組成。常用的顯示譯碼器將譯碼電路與驅(qū)動(dòng)電路合于一身。 （1）顯示器 在數(shù)字系統(tǒng)中，廣泛使用七段字符顯示器，或稱七段數(shù)碼管顯示器。常用的七段顯示器有半導(dǎo)體數(shù)碼管顯示器（LED）和液晶顯示器（LCD），這里僅介紹半導(dǎo)體七段顯示器。 圖8-23（a）是七段顯示器的示意圖，它由a g七個(gè)光段組成，每個(gè)光段都是一個(gè)發(fā)光二極管（Light Emitting Diode，簡(jiǎn)稱LED）。根據(jù)需要，可讓其中的某些段發(fā)光，即可顯示出數(shù)字015，如圖8

29、-24所示。圖8-23圖8-24第四十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 注意：七段顯示器分共陰極接法和共陽(yáng)極接法。當(dāng)共陰極接法時(shí)，若需某段發(fā)光，則需使該段（a、b、g）為高電平；當(dāng)共陽(yáng)極接法時(shí)，若需某段發(fā)光，則需使該段（a、b、g）為低電平。如下圖所示。第四十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（2）集成4線-7段譯碼器 4線-7段集成譯碼器74LS247的輸入是8421BCD碼A3A2A1A0，并且是原碼；輸出是 、 、 、 、 、 、 ，低電平有效，它要與共陽(yáng)極接法的顯示器配合使用。表8-13和圖8-25分別是74LS247的功能表（真值表）和引腳排列圖。下面對(duì)其中的幾

30、個(gè)功能端作一下介紹： 圖8-25 為燈測(cè)試輸入端，低電平有效。當(dāng) = 0時(shí)，無(wú)論A3A0為何種輸入組合， 的狀態(tài)均為0，七段數(shù)碼管全部發(fā)光，用以檢查七段顯示器各字段是否能正常發(fā)光。第四十四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月第四十五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月為滅零輸入端，當(dāng) = 0時(shí)，若A3A2A1A0 = 0000，則所有光段均滅，用以熄滅不必要的零，以提高視讀的清晰度。例如03.20，前后的兩個(gè)零是多余的，可以通過(guò)在對(duì)應(yīng)位加滅零信號(hào)（ = 0）的方法去掉多余的零。 為消隱輸入/滅零輸出端（一般共用一個(gè)輸出端）。 為消隱輸入端，它是為了降低顯示系統(tǒng)的功耗而設(shè)置的，當(dāng) =

31、 0時(shí)，無(wú)論 、 及數(shù)碼輸入A3A0狀態(tài)如何，輸出 狀態(tài)均為1，七段數(shù)碼管全滅，不顯示數(shù)字；當(dāng) = 1時(shí)，顯示譯碼器正常工作。正常顯示情況下，必須接高電平或開(kāi)路， 是級(jí)別最高的控制信號(hào)。第四十六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 為滅零輸出端，它主要用作滅零指示，當(dāng)該片輸入A3A2A1A0 = 0000并熄滅時(shí)， = 0，將其引向低位片的滅零輸入 端，允許低一位滅零。反之， = 1，說(shuō)明本位處于顯示狀態(tài)，就不允許低一位滅零。 將滅零輸入端 和滅零輸出端 配合使用，即可實(shí)現(xiàn)多位十進(jìn)制數(shù)碼顯示系統(tǒng)的整數(shù)前和小數(shù)后的滅零控制。圖8-26示出了滅零控制的連接方法，其整數(shù)部分是將高位的 與 后一

32、位的相連，而小數(shù)部分是將低位 的與前一位的 相連。第四十七張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 圖8-26第四十八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 在圖8-26所示電路的整數(shù)顯示部分中，最高位譯碼器的 接地， 端始終處于有效電平，一旦此位的輸入為0，就將進(jìn)行滅零操作，并通過(guò) 端將滅零輸出的低電平向后一位傳遞，開(kāi)啟后一位的滅零功能。同樣，在小數(shù)顯示部分，最低位譯碼器的滅零輸入端端始終處于有效電平，一旦此位的輸入為0，就將進(jìn)行滅零操作，并通過(guò) 將滅零輸出的低電平向前傳遞，開(kāi)啟前一位的滅零功能。依此方法，就可把整數(shù)前和小數(shù)后的多余的零滅掉。例如，若七位數(shù)為0042.300，則顯示42

33、.3；若為9113.101則顯示9113.101；若為0513.072則顯示513.072；若為6103.140則顯示6103.14。第四十九張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.2.3 加法器 在數(shù)字電路中，常需要進(jìn)行加、減、乘、除等算術(shù)運(yùn)算，而減法和乘、除運(yùn)算均可化做若干步加法運(yùn)算來(lái)實(shí)現(xiàn)。因此，加法器是構(gòu)成算術(shù)運(yùn)算的基本單元。1. 半加器和全加器 加法器分半加器和全加器。所謂半加，是指兩個(gè)1位二進(jìn)制數(shù)相加，沒(méi)有低位來(lái)的進(jìn)位的加法運(yùn)算，實(shí)現(xiàn)半加運(yùn)算的電路稱半加器。 全加是指兩個(gè)同位的加數(shù)和來(lái)自低位的進(jìn)位3個(gè)數(shù)相加的運(yùn)算，實(shí)現(xiàn)全加的電路叫全加器。例如，兩個(gè)4位二進(jìn)制數(shù)A = A3A2A

34、1A0 = 1011，B = B3B2B1B0 = 1110相加，A、B兩數(shù)的最低位（最右邊一位）進(jìn)行的是半加運(yùn)算，即只有A0和B0兩個(gè)數(shù)相加，沒(méi)有低位來(lái)的進(jìn)位；而高三位都是帶進(jìn)位的加法運(yùn)算，都是三個(gè)數(shù)相加，是全加運(yùn)算。 半加器和全加器的邏輯符號(hào)分別如圖8-27（a）、（b）所示。圖8-27第五十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 若用Ai 、Bi表示A、B兩個(gè)數(shù)的第i位，用Ci-1表示來(lái)自低位的進(jìn)位，用Si表示全加和，用Ci表示送給高位（第i +1位）的進(jìn)位，那么根據(jù)全加運(yùn)算的規(guī)則便可以列出全加器的真值表，如表8-14所列。根據(jù)真值表可得： 第五十一張，PPT共八十一頁(yè)，創(chuàng)作于202

35、2年6月 若用與門、或門實(shí)現(xiàn)，則可根據(jù)上述Si和Ci的表達(dá)式直接畫(huà)出如圖8-28所示的邏輯電路圖。圖8-28第五十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 若要用與或非門實(shí)現(xiàn)，則需先求出 和 的最簡(jiǎn)與或表達(dá)式，再取反得到最簡(jiǎn)與或非表達(dá)式，然后畫(huà)出邏輯電路圖。在表8-14中，合并函數(shù)值為0的項(xiàng)并化簡(jiǎn)即可得到 和 的最簡(jiǎn)與或表達(dá)式 再取反后，得：第五十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 用與或非門實(shí)現(xiàn)的邏輯電路圖如圖8-29所示。 圖8-29第五十四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月2. 集成全加器及其應(yīng)用 74H183、74LS183是集成雙全加器，它是在1個(gè)芯片中封裝了兩

36、個(gè)功能相同且相互獨(dú)立的全加器，功能表同表8-14，引腳排列圖如圖8-30所示，圖中“NC”表示沒(méi)有用的“空引腳”。 把4個(gè)全加器（例如兩片74LS183）依次級(jí)聯(lián)起來(lái)，便可構(gòu)成4位串行進(jìn)位加法器，如圖8-31所示。 串行進(jìn)位加法器電路結(jié)構(gòu)簡(jiǎn)單，工作過(guò)程的分析一目了然，但工作速度教低。為了提高工作速度，出現(xiàn)了超前進(jìn)位加法器。 圖8-30圖8-31第五十五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.2.4 數(shù)值比較器 比較兩個(gè)二進(jìn)制數(shù)A和B大小關(guān)系的電路稱為數(shù)值比較器。比較的結(jié)果有3種情況，AB、A=B、AB，分別通過(guò)3個(gè)輸出端給以指示。1. 1位數(shù)值比較器 1位數(shù)值比較器是比較兩個(gè)1位二進(jìn)制數(shù)

37、大小關(guān)系的電路。它有兩個(gè)輸入端A和B，3個(gè)輸出端Y0（AB）、Y1（A=B）和Y2（AB）。根據(jù)1位數(shù)值比較器的定義，可列出真值表如表3-18所列。 根據(jù)表8-15可得 第五十六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 畫(huà)出邏輯圖，如圖8-32所示。圖8-32第五十七張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月2. 4位數(shù)值比較器 4位數(shù)值比較器是比較兩個(gè)4位二進(jìn)制數(shù)大小關(guān)系的電路，一般由4個(gè)1位數(shù)值比較器組合而成。輸入是兩個(gè)相比較的4位二進(jìn)制數(shù)A = A3A2A1A0 、B = B3B2B1B0 ，輸出同1位數(shù)值比較器，也是3個(gè)輸出端。其真值表如表8-16所列。由真值表可以看出： （1）4位

38、數(shù)值比較器實(shí)現(xiàn)比較運(yùn)算是依照“高位數(shù)大則該數(shù)大，高位數(shù)小則該數(shù)小，高位相等看低位”的原則，從高位到低位依次進(jìn)行比較而得到的。 （2）I（AB）、I（A=B）、I（AB）是級(jí)聯(lián)輸入端，應(yīng)用級(jí)聯(lián)輸入端可以擴(kuò)展比較器的位數(shù)，方法是將低位片的輸出Y0（AB）、Y1（A=B）和Y2（AB）分別與高位片的級(jí)聯(lián)輸入端I（AB）、I（A=B）、I（AB）相連。不難理解，只有當(dāng)高位數(shù)相等，低4位比較的結(jié)果才對(duì)輸出起決定性的作用。第五十八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月第五十九張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月3. 集成數(shù)值比較器及其應(yīng)用 74LS85（74HC85）是集成4位數(shù)值比較器，圖8-

39、33是它的引腳排列圖。用多片數(shù)值比較器級(jí)聯(lián)，可以實(shí)現(xiàn)更多位數(shù)的數(shù)值比較器，即實(shí)現(xiàn)功能擴(kuò)展。 例8-12 試用兩片4位數(shù)值比較器74LS85組成8位數(shù)值比較器。 解 根據(jù)以上分析，兩片數(shù)值比較器級(jí)聯(lián)，只要將低位片的輸出Y0（AB）、Y1（A=B）和Y2（AB）分別與高位片的級(jí)聯(lián)輸入端I（AB）、I（A=B）、I（AB）相連，再將低位片的I（AB）、I（AB）接地，I（A=B）接高電平即可，如圖8-34所示。 圖8-33圖8-34第六十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 例8-12實(shí)際是采用串聯(lián)方式擴(kuò)展數(shù)值比較器的位數(shù)，當(dāng)位數(shù)較多且要滿足一定的速度要求時(shí)，可以采取并聯(lián)方式。圖8-35所示為

40、16位數(shù)值比較器的原理圖。比較方法是：采用兩級(jí)比較方式，將16位數(shù)按高低位次序分成4組，每組4位，各組的比較是并行進(jìn)行的。將每組的比較結(jié)果再經(jīng)4位比較器進(jìn)行比較后得出結(jié)果。顯然，從數(shù)據(jù)輸入到穩(wěn)定輸出只需兩倍的4位比較器的延遲時(shí)間，若用串聯(lián)方式，則16位的數(shù)值比較器從輸入到穩(wěn)定輸出需要4倍的4位比較器的延遲時(shí)間。 圖8-35第六十一張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.2.5 數(shù)據(jù)選擇器 根據(jù)輸入地址碼的不同，從多路輸入數(shù)據(jù)中選擇一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器，又稱多路開(kāi)關(guān)。在數(shù)字系統(tǒng)中，常利用數(shù)據(jù)選擇器將多條傳輸線上的不同數(shù)字信號(hào)按要求選擇其中之一送到公共數(shù)據(jù)線上。 圖8-36是數(shù)據(jù)

41、選擇器的結(jié)構(gòu)框圖。設(shè)地址輸入端有n個(gè)，這n個(gè)地址輸入端組成n位二進(jìn)制代碼，則輸入端最多可有2n個(gè)輸入信號(hào)，但輸出端卻只有一個(gè)。根據(jù)輸入信號(hào)的個(gè)數(shù)，數(shù)據(jù)選擇器可分為4選1、8選1、16選1數(shù)據(jù)選擇器等。 圖8-36第六十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月1. 4選1數(shù)據(jù)選擇器 圖8-37（a）是4選1數(shù)據(jù)選擇器的邏輯圖，圖（b）是其框圖。圖中D0D3為4個(gè)數(shù)據(jù)輸入端，Y為輸出端，A1A0為地址輸入端，S為選通（使能）輸入端，低電平有效。 圖8-37第六十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 分析圖8-37（a）所示電路，可寫(xiě)出輸出信號(hào)Y的表達(dá)式： 當(dāng)S = 0時(shí)，Y= 0，數(shù)據(jù)

42、選擇器不工作；當(dāng)S = 1時(shí)， ，此時(shí)，根據(jù)地址碼A1A0的不同，將從D0D3中選出1個(gè)數(shù)據(jù)輸出。如果地址碼A1A0依次改變，由000110 11，則輸出端將依次輸出D0、D1、D2、D3，這樣就可以將并行輸入的代碼變?yōu)榇休敵龅拇a了。 4選1數(shù)據(jù)選擇器的典型電路是74LS153。74LS153實(shí)際上是雙4選1數(shù)據(jù)選擇器，其內(nèi)部有兩片功能完全相同的4選1數(shù)據(jù)選擇器，表8-17是它的真值表。是選通輸入端，低電平有效。第六十四張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 4選1數(shù)據(jù)選擇器的典型電路是74LS153。74LS153實(shí)際上是雙4選1數(shù)據(jù)選擇器，其內(nèi)部有兩片功能完全相同的4選1數(shù)據(jù)選擇器

43、，表8-17是它的真值表。 是選通輸入端，低電平有效。第六十五張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 74LS153的引腳排列圖和邏輯符號(hào)分別如圖8-38（a）、（b）所示。圖8-38第六十六張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月2. 8選1數(shù)據(jù)選擇器 集成8選1數(shù)據(jù)選擇器74LS151也有一個(gè)使能端 ，低電平有效；兩個(gè)互補(bǔ)輸出端Y和 ，其輸出信號(hào)相反。其表達(dá)式可寫(xiě)為： 當(dāng)ST = 0時(shí)，Y= 0，數(shù)據(jù)選擇器不工作；當(dāng)ST= 1時(shí)，根據(jù)地址碼A2A1A0的不同，將從D0D7中選出一個(gè)數(shù)據(jù)輸出。圖8-39所示為74LS151的引腳排列圖和邏輯符號(hào)。圖8-39第六十七張，PPT共八十一頁(yè)，

44、創(chuàng)作于2022年6月3. 數(shù)據(jù)選擇器的典型應(yīng)用（1）數(shù)據(jù)選擇器的功能擴(kuò)展 利用選通端及外加輔助門電路可以實(shí)現(xiàn)數(shù)據(jù)選擇器的功能擴(kuò)展，以達(dá)到擴(kuò)展通道的目的。例如，用兩個(gè)4選1數(shù)據(jù)選擇器（可選1片74LS153）通過(guò)級(jí)聯(lián)，構(gòu)成8選1數(shù)據(jù)選擇器，其連線圖如圖8-40所示。當(dāng)A = 0時(shí)，選中第一塊4選1數(shù)據(jù)選擇器，根據(jù)地址碼BC的組合，從D0D3中選一路數(shù)據(jù)輸出；當(dāng)A = 1時(shí)，選中第二塊，根據(jù)BC的組合，從D4D7中選一路數(shù)據(jù)輸出。 圖8-40第六十八張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 再如，用兩片8選1數(shù)據(jù)選擇器（74LS151）通過(guò)級(jí)聯(lián)，可以擴(kuò)展成16選1數(shù)據(jù)選擇器，連線圖如圖8-41所

45、示。 圖8-41第六十九張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月（2）實(shí)現(xiàn)邏輯函數(shù) 用數(shù)據(jù)選擇器也可以實(shí)現(xiàn)邏輯函數(shù)，這是因?yàn)閿?shù)據(jù)選擇器輸出信號(hào)邏輯表達(dá)式具有以下特點(diǎn)： 具有標(biāo)準(zhǔn)與或表達(dá)式的形式； 提供了地址變量的全部最小項(xiàng)； 一般情況下，輸入信號(hào)Di可以當(dāng)成一個(gè)變量處理。而且我們知道，任何組合邏輯函數(shù)都可以寫(xiě)成唯一的最小項(xiàng)表達(dá)式的形式，因此，從原理上講，應(yīng)用對(duì)照比較的方法，用數(shù)據(jù)選擇器可以不受限制地實(shí)現(xiàn)任何組合邏輯函數(shù)。如果函數(shù)的變量數(shù)為k，那么應(yīng)選用地址變量數(shù)為n = k或 n = k -1的數(shù)據(jù)選擇器。 例8-13 用數(shù)據(jù)選擇器實(shí)現(xiàn)下列函數(shù) 解 函數(shù)變量個(gè)數(shù)為4，則可選用地址變量為3的8

46、選1數(shù)據(jù)選擇器實(shí)現(xiàn)，這里選用74LS151。將函數(shù)F的前三個(gè)變量A、B、C作為8選1數(shù)據(jù)選擇器的地址碼A2A1A0，剩下一個(gè)變量D作為數(shù)據(jù)選擇器的的輸入數(shù)據(jù)。已知8選1數(shù)據(jù)選擇器的邏輯表達(dá)式為:第七十張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月比較Y與F的表達(dá)式可知： D0 = D1 = D D2 =1 D3 = 0 D4 = D D5 = D6 =1 D7 = 0根據(jù)以上結(jié)果畫(huà)出連線圖，如圖8-42所示。用74LS151也可實(shí)現(xiàn)3變量邏輯函數(shù)。 圖8-42第七十一張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月例8-14 試用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F = AB + BC + AC。解 將函數(shù)表達(dá)式Y(jié)

47、整理成最小項(xiàng)之和形式 比較邏輯表達(dá)式F和8選1數(shù)據(jù)選擇器的邏輯表達(dá)式Y(jié)，最小項(xiàng)的對(duì)應(yīng)關(guān)系為F =Y，則A = A2，B = A1，C = A0，Y中包含F(xiàn)的最小項(xiàng)時(shí)，函數(shù)Dn = 1，未包含最小項(xiàng)時(shí)，Dn = 0。于是可得： D0 = D1 = D2 = D4 = 0 D3 = D5 = D6 = D7 = 1 根據(jù)上面分析的結(jié)果，畫(huà)出連線圖，如圖8-43所示。 圖8-43第七十二張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月8.2.6 數(shù)據(jù)分配器 根據(jù)輸入地址碼的不同，將一個(gè)數(shù)據(jù)源輸入的數(shù)據(jù)傳送到多個(gè)不同輸出通道的電路稱為數(shù)據(jù)分配器，又叫多路分配器。如一臺(tái)計(jì)算機(jī)的數(shù)據(jù)要分時(shí)傳送到打印機(jī)、繪圖儀和監(jiān)控終端中去，就要用到數(shù)據(jù)分配器。 根據(jù)輸出端的個(gè)數(shù)，數(shù)據(jù)分配器可分為 1路-4路、1路-8路、1路-16路數(shù)據(jù)分配器等。下面以1路-4路數(shù)據(jù)分配器為例介紹。 圖8-44所示為1路-4路數(shù)據(jù)分配器的結(jié)構(gòu)框圖。其中，1個(gè)輸入數(shù)據(jù)用D表示；兩個(gè)地址輸入端用A1A0表示；4個(gè)數(shù)據(jù)輸出端，用Y0、Y1、Y2、Y3表示。 圖8-44第七十三張，PPT共八十一頁(yè)，創(chuàng)作于2022年6月 令A(yù)1A0 = 00時(shí)，選中輸出端Y0，即Y0 = D；A1A0 = 01時(shí)，選中輸出端Y1，即Y1