1、應用筆硬件開使用入前電、時鐘管理、復位控制、啟動模式的設(shè)置和調(diào)試管理等。該文檔說明了大容量和中容量產(chǎn)品使用方法，并描述了應用應用筆硬件開使用入前電、時鐘管理、復位控制、啟動模式的設(shè)置和調(diào)試管理等。該文檔說明了大容量和中容量產(chǎn)品使用方法，并描述了應用目1供簡 目1供簡 備用電電壓調(diào)壓供電方復位及電源管可編程電壓監(jiān)測器系統(tǒng)復2時HSE 時 外部晶體/陶瓷諧振器(HSE晶體LSE 時外部源(LSE 旁路外部晶體/陶瓷諧振器(LSE晶體時鐘輸出能時鐘安全系統(tǒng)3啟動配啟動模式選啟動引腳連內(nèi)嵌自舉模4調(diào)試管簡SWJ調(diào)試端口(SERIALWIRE和引腳分布和調(diào)試端口SWJ調(diào)試端口引靈活的SWJ-DP 引腳分

2、JTAG上拉和下拉電與標準JTAG連接器相連的SWJ調(diào)試端5建印制電路器件位 去耦其它信未用到的I/O及其特6參考設(shè)描時復啟動模SWJ接供參考器1供簡該要求2.03.6V的操作電壓(VDD)，并采1.8V的數(shù)字電1供簡該要求2.03.6V的操作電壓(VDD)，并采1.8V的數(shù)字電源圖VDDA和VSSA必須分別連到VDD和VSS獨立 A/D 轉(zhuǎn)換器供電以及參考電一個獨立的VDDA引腳給ADC供以不受PCB100引腳和144引腳的封為保證低電壓輸入時能得到更好的精度，用戶可以連接一個獨立的外部參考電壓到V,它的電壓范圍為V到VA。64引腳及更小的封備用電分別被連接到ADC的供電電源(VDDA)和A

3、DC的地(VSSA)VT引腳也給C單元供電，使得TC在主數(shù)字電源V)關(guān)閉時仍能正常運行。VTVT引腳也給C單元供電，使得TC在主數(shù)字電源V)關(guān)閉時仍能正常運行。VT的開關(guān)由復位模塊內(nèi)的掉電復位電路控制。電壓調(diào)壓供電方VBAT引腳必須被連接到外部電池(1.8VVBAT3.6V)。如果沒有外部電池，這個引腳必須和 VDDA引腳必須連接到兩個外部穩(wěn)定電容(10nF陶瓷電容+1F鉭電容)圖1. 可選。如果在VREF+上使用單獨的外部參考電壓，必須連接兩個電容(10nF和1uF)復位及電源管上電復位(POR)/掉電復位圖上電復位/可編程電壓監(jiān)測器用戶可以利用PVD對V圖上電復位/可編程電壓監(jiān)測器用戶可以

4、利用PVD對VDD電壓與電源控制寄存器(PWR_CR)中的PLS2:0位進電通過設(shè)置PVDE位來使能PVD電源控制/狀態(tài)寄存器(PWR_CSR)中的PVDO標志用來表明VDD是高于還是低于PVD連接到外部中斷的第16線，若該中斷在外部中斷寄存器中被使能，該事圖PVD閥系統(tǒng)復可通過查看控制/狀態(tài)寄存器(RCC_CSR)中的復位標志來識別復位源圖2時三個不同的時鐘源可以用來驅(qū)動系統(tǒng)時鐘時鐘信號2時三個不同的時鐘源可以用來驅(qū)動系統(tǒng)時鐘時鐘信號PLL時STM32有兩個二級時鐘源40kHz的低RC，它可以驅(qū)動獨立看門狗，還可選擇地通過程序選擇驅(qū)動RTC。用于從停機/32.768kHz的低速外部晶振，可選

5、擇它用來驅(qū)動RTC(RTCCLK)圖當使用HSI作為PLL時鐘的輸入時，所能達到的最大系統(tǒng)時鐘為64MHzHSE時HSE(見圖圖圖HSE時HSE(見圖圖圖REXT的值由晶體特性決定。典型值的范圍在5至6倍的RS(諧振器串行阻抗負載電容CL遵循以下公式：CLCL1xCL2CL1CL2Cstray。這里，Cstray是引腳電容以及PCB相關(guān)的電容。典型值在2pF到7pF 之間。請參閱第5章。外部時鐘源(HSE旁路外部晶體 / 陶瓷諧振器(HSE晶體LSE時LSE陶瓷諧振器(見圖外部源(LSE旁路在這種模式下，必須提供一個外部時鐘源。它的頻率必須為32.768kHz。外部信號(占空比50%的方波、

6、正弦波或三角波)必須連到OSC32_IN引腳，同時保證OSC_OUT引腳懸空。(見10和2.2.1)外部晶體 / 陶瓷諧振器(LSE晶體這個LSE晶體是一個32.768kHz的低速外部晶體或陶瓷諧振外部晶體 / 陶瓷諧振器(LSE晶體這個LSE晶體是一個32.768kHz的低速外部晶體或陶瓷諧振器。它的優(yōu)點在于能為實時時(RTC)提供一個低速的，但高精確的時鐘源。RTC可以用于時鐘/日歷或其它需要計時的場合圖圖REXT的值由晶體特性決定OSC32_IN和OSC_OUT引腳可以用作GPIO，但是建議不要在同一個應用中同時使用該引腳的RTC和時鐘輸出能 PLL時鐘除以時鐘安全系統(tǒng)連到了Cortex

7、-M3的NMI(如果HSE被直接或間接用作系統(tǒng)時鐘(間接是指它被用作PLL輸入時鐘，而PLL時鐘被用作效時，如果HSE晶振時鐘是用作系統(tǒng)時鐘的PLL的時鐘輸入(無論是否被分頻)，那么PLL被。細節(jié)請參上3啟動配啟動模式選在中，由BOOT1:0引腳決定了三種不同的啟動模式，見表表塊0(啟空間，仍可以在相3啟動配啟動模式選在中，由BOOT1:0引腳決定了三種不同的啟動模式，見表表塊0(啟空間，仍可以在相啟動延遲過后，CPU從啟啟動引腳連器的0 x0000_0004指示的地址開始執(zhí)行代碼圖11顯示了圖內(nèi)嵌自舉模上的應用筆X0主閃主閃器被選作啟動01系系器被選作啟動11內(nèi)嵌4調(diào)試管簡圖12顯示了主機和

8、評估板(STM3210B-EVAL板或STM3210E-EVAL板)的連圖 內(nèi)核集成了串行線/JTAG調(diào)試接口(SWJDP)。這是標準的ARMCoreSight試接口，包括JTAGDP接口(5引腳)4調(diào)試管簡圖12顯示了主機和評估板(STM3210B-EVAL板或STM3210E-EVAL板)的連圖 內(nèi)核集成了串行線/JTAG調(diào)試接口(SWJDP)。這是標準的ARMCoreSight試接口，包括JTAGDP接口(5引腳)和SWDP接口(2引腳)JTAG調(diào)試接口(JTAGDP)為AHPAP模塊提供5針標準JTAG串行線調(diào)試接口(SWDP)為AHPAP模塊提供2針(時鐘+數(shù)據(jù))在SWJDP接口中，

9、SWDP的2個引腳與JTAG接口的5引腳分布和調(diào)試端口SWJ調(diào)試端口引的5個管腳可用作SWJ-DP接口引腳。如表2所示，表靈活的SWJ-DP引腳分復位(SYSRESETn或PORESETn)后，屬于SWJDP的5入/串行數(shù)據(jù)輸入/-時為WO信-SWJDP這表SWJI/O表3顯示了不同情況下細節(jié)請參引腳上JTAG引腳上拉和下拉電SWJDP這表SWJI/O表3顯示了不同情況下細節(jié)請參引腳上JTAG引腳上拉和下拉電注意：JTAG的IEEE標準對TDITMS和nTRST上拉，但是對TCK沒有特別建議。然而，在中JTCKSWJI/O所有的SWJ引腳SWJJTAG-DPSW-所有的SWJ引腳SWJJTAG

10、-DPSW-除了JNTRSTJTAG-DP接口，允許SW-DP接JTAG-DP接口和SW-DP接與標準JTAG連接器相連與標準JTAG連接器相連的SWJ調(diào)試端圖13顯示了圖5建印制電路出于技術(shù)的考慮，最好使用有專門獨立的接5建印制電路出于技術(shù)的考慮，最好使用有專門獨立的接地層(VSS)和專門獨立的供電層(VDD)的多層印制電器件位接地和供電(VSS和要填充為地，以提供好去耦上每個電源引腳應該并聯(lián)去耦合的濾波陶瓷電容C(100nF)和化學電 圖其它信對于數(shù)字信號，為有效地區(qū)別2種邏輯狀態(tài)，必須能夠達到最佳可能的信號特性余量(譯注未用到的I/O及其特為了提高EMC性能，不用的時鐘、計數(shù)器或者I/O

11、管腳，需要做相應處理，比如，I/O端口應被設(shè)置為0或1(對不用到的I/O引腳上拉或者下拉)；沒有用到的模塊應6參考設(shè)描圖15顯示的參考設(shè)計是基于STM32F103ZE(T6)的，是一個工作在72MHz的6參考設(shè)描圖15顯示的參考設(shè)計是基于STM32F103ZE(T6)的，是一個工作在72MHz的高度集成的微控U內(nèi)核、512K閃存及高達64K字節(jié)的根據(jù)表6中給出的引腳對應關(guān)系，該參考設(shè)計可以裁減到不同封裝的任意一款時。LSE：X1RTC的32.768kHz晶HSE：X2用于STM32F10復微控制器的8MHz晶圖15的復位信號是低有效，復位源包括復位按鈕啟動模啟動選項由開關(guān)SW2(Boot0)和SW1(Boot1)來配置。參考第3章：啟動配置低功耗模式下(尤其是待機模式)，啟動引腳一定要能夠和工具連接(需要從SRAM啟動)SWJ接參考設(shè)計顯示了和一個標準JTAG連接器的連接。參考第4章：調(diào)試管理供參考第1章供電參考器表表1105213141526271819112