1、北京郵電大學電路實驗中心數(shù)字電路與邏輯設計實驗實驗名稱：VHDL時序邏輯電路設計實驗名稱VHDL時序邏輯電路設計實驗目的熟悉VHDL硬件語言掌握分頻器的VHDL描述方法掌握異步8421十進制計數(shù)器的VHDL描述方法掌握用VHDL連接電路的方法設計任務要求設計8421十進制計數(shù)器并仿真驗證設計分頻系數(shù)為10的分頻器并仿真驗證將計數(shù)器、分頻器、數(shù)碼管譯碼器3個電路進行連接四、VHDL代碼分頻器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfenpinqiIS-分頻系數(shù)10PORT(clk:IN

2、STD_LOGIC;clear:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDfenpinqi;ARCHITECTUREbehaveOFfenpinqiISSIGNALtmp:INTEGERRANGE0TO4;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clear,clk)BEGINIFclear=1THENtmp=0;ELSIFclkeventANDclk=1THENIFtmp=4THENtmp=0;clktmp=NOTclktmp;ELSEtmp=tmp+1;ENDIF;ENDIF;ENDPROCESS;clk_out=clktmp;

3、ENDbehave;8421十進制計數(shù)器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjishuqiISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjishuqi;ARCHITECTUREbehaveOFjishuqiISSIGNALq_temp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIFclear=1THENq_temp=0000;ELSIF(clk

4、EVENTANDclk=1)THENIFq_temp=1001THENq_temp=0000;ELSEq_temp=q_temp+1;ENDIF;ENDIF;ENDPROCESS;qb=1111110;catb=0110000;catb=1101101;catb=1111001;catb=0110011;catb=1011011;catb=1011111;catb=1110000;catb=1111111;catb=1111011;catb=0000000;catclk_in,clear=clear_in,clk_out=clktmp);u2:jishuqiPORTMAP(clk=clktmp

5、,clear=clear_in,q=q_temp);u3:segPORTMAP(a=q_temp,b=b_out,cat=disp_out);ENDcount_div_seg7_arch;五、仿真波形及其分析1、分頻器分析：輸入。小時鐘信號和clear信號，輸出clk_out信號，從波形圖可以看出，clk_out的頻率為時鐘信號clk的1/10,即該分頻器的分頻系數(shù)為10，將較高頻率的時鐘信號分頻成較低頻率的信號。2、8421十進制計數(shù)器分析：輸入clk時鐘信號和reset置零信號，輸出q，從波形可以看出，在時鐘信號Clk的作用下，計數(shù)器不斷輸出“0000”到“1001”，轉換為十進制就是0到

6、9,當reset信號產(chǎn)生“1”時，異步置零，從0開始重新計數(shù)。從而實現(xiàn)異步置零的8421十進制計數(shù)器。3、數(shù)碼管譯碼電路分析：輸入a，輸出b和cat，從波形可以看出，cat始終輸出“11101111”，即只允許共陰極數(shù)碼管的第四位亮。當輸入a從“?！钡健?111”不斷變化的過程中，輸出b不斷變化，但僅在a從“0000”到“1001”變化時b也隨之變化，顯示到數(shù)碼管上就是0到9；當a在“1010”到“1111”變化時，b則全部輸出“0000000”，即不顯示。4、頂層分析：輸入clear_in和clk_in輸出b_out和disp_out,由波形圖知，當將分頻器、計數(shù)器、數(shù)碼管譯碼電路連接起來后

7、，在時鐘信號clk的作用下，disp_out一直顯示“11101111”，即只允許數(shù)碼管第4位亮，b_out顯示從“1111110”至U“1111011”，在數(shù)碼管上即從0到9。六、模塊端口說明及連接圖ModeHarekiedraiLocraiUDM(jDStaniardesernedGrewOfTEfitSbBigthKBaver1it廿嘛OWPW.展bjhlfL.|LflhAdeftJH2Mb_out(EOutput叫翁*工MLEL癖b：MdM3Qu叭tPffL將43和LEL假岫s_xt6-.cg制AMJ。4ob.MmOutputPfNJ743MIL住同，出皿LM慳如中5dbMWOutpu

8、tPD1JS小m快賦bjutMLW曬戰(zhàn)60k刎工OutputPINJ34|bwtRIM(由白州7。c.cutK：PQLSI4便LEL慨曬IsunrtM田1A眠2自8l也打1input1不mn加管；面A質(zhì)田1口9丸nW觀JS1工贄LEL愜岫g*蟀El*U而PJUlpCUtpLtraji1SBLEL也叫埠如p湛IMiy卿一期同OutputgL沔leuseER坳_M7.R即A(dei12eap_mi5OutputPINJO4:升LTL比岫；皿嘛JMA解礎3o由pw【用outju的L的&NLE1?；剜抇財利的lA除加It)14O.(XjtpLrCPWJ94IWLiTILWi如剛7刈田M岫明$O卿團OU

9、QUmj7彳*LVnt慳帖鄴“H囪A旗區(qū)砧O卿311outp-t4：計Lin江h(huán)i：口卿耳響Output犯心4dEpJ3Lt(7.flMa畫出色方nennooeb6.0a3.0cat7.0seg:u3b6.0a3.0cat7.0seg:u3b_out6.0tdisp_out7.0七、故障及問題分析數(shù)碼管清零有延時：代碼里面用的同步，改為異步，即將清零的判斷語句移到外面來。分頻器分頻系數(shù)的選擇：最初以數(shù)碼管電路作為頂層，后來發(fā)現(xiàn)稍微有點難實現(xiàn)，于是將分頻器、8421十進制計數(shù)器、數(shù)碼管都作為底層，單獨寫一個頂層，代碼更容易實現(xiàn)。八、實驗總結本實驗主要使用了3個部件：分頻器、8421十進制計數(shù)器、數(shù)碼管。為了實現(xiàn)產(chǎn)生不同頻率