第4章可編程邏輯器件4-1概述4-2可編程邏輯器件結(jié)構(gòu)原理4-3可編程邏輯器件的編程方式4-4基于可編程器件進(jìn)行邏輯設(shè)計(jì)的流程吉林大學(xué)儀器科學(xué)與電氣工程學(xué)院：數(shù)字電路與邏輯設(shè)計(jì)重點(diǎn)及難點(diǎn)1、可編程邏輯器件概念及分類2、可編程邏輯器件基本結(jié)構(gòu)原理3、CPLD與FPGA的一般區(qū)別4、可編程邏輯器件的編程方式5、可編程邏輯器件的開發(fā)流程吉林大學(xué)儀器科學(xué)與電氣工程學(xué)院：數(shù)字電路與邏輯設(shè)計(jì)4-1概述數(shù)字電路與邏輯設(shè)計(jì)：第4章可編程邏輯器件中小規(guī)模集成電路（SSI,MSI)可由軟件組態(tài)的大規(guī)模集成電路

uP,微處理器專用集成電路(ASIC)

全定制ASIC

半定制ASIC：標(biāo)準(zhǔn)單元，門陣列，可編程邏輯器件

數(shù)字集成電路分類：可編程邏輯器件

ProgrammableLogicDevice

是一種數(shù)字集成電路的半成品，在其芯片上按一定排列方式集成了大量的邏輯門和觸發(fā)器等基本邏輯元件。通過編程可以設(shè)置其邏輯功能。70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SOPC可編程邏輯器件的分類1.按密度（集成度）：LDPLD，HDPLD2.按結(jié)構(gòu)：CPLD(與-或陣列式)FPGA(邏輯單元型)3.按編程工藝：一次性（OTP）:熔絲，反熔絲可重復(fù)編程：E2CMOSSRAMFLASH4.按編程方式：ISP，ICR，硬件編程器

發(fā)展趨勢高集成度、高速度低電壓、低功耗、低成本內(nèi)嵌多種模塊：RAM,ROM,FIFO,DSP,CPU數(shù)模混合可編程

主要生產(chǎn)廠商最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級(jí)產(chǎn)品4-2可編程邏輯器件結(jié)構(gòu)原理一、陣列式PLD結(jié)構(gòu)原理數(shù)字電路與邏輯設(shè)計(jì)：第6章可編程邏輯器件二、HDPLD結(jié)構(gòu)原理邏輯功能塊，I/O單元，可編程連線陣列擴(kuò)展型HDPLDLattice公司ispLSI10162000門邏輯單元型HDPLD

CPLD與FPGA區(qū)別1、結(jié)構(gòu)上的差異：

CPLD：陣列式結(jié)構(gòu)

FPGA：邏輯單元型結(jié)構(gòu)

ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰＧＡ更適合于完成時(shí)序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。2、延遲

ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。3、集成度

FPGA比CPLD具有更高的集成度。4、編程方式

ＣＰＬＤ主要是基于Ｅ2ＰＲＯＭ或ＦＬＡＳＨ存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。ＣＰＬＤ又可分為在編程器上編程和在系統(tǒng)編程兩類。ＦＰＧＡ大部分是基于ＳＲＡＭ編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入ＳＲＡＭ中。其優(yōu)點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。4-3可編程邏輯器件的編程方式數(shù)字電路與邏輯設(shè)計(jì)：第6章可編程邏輯器件1.在系統(tǒng)可編程（ISP）ispLSI器件編程接口SDOispLSISDIMODESCLKispEN編程使能信號(hào)，低電平有效。數(shù)據(jù)輸入線，也是編程狀態(tài)機(jī)的控制線。數(shù)據(jù)輸出線。編程狀態(tài)機(jī)的控制線。串行時(shí)鐘線。2.在電路可重構(gòu)（ICR）

被動(dòng)方式:由FPGA片外的控制器控制配置過程?？刂破骺梢允俏C(jī)，通過配置電纜與FPGA相連.主動(dòng)方式:FPGA自身控制配置過程。配置數(shù)據(jù)預(yù)先保存在片外的非易失性存儲(chǔ)器中，如PROM、EPROM或E2PROM。如何確定配置方式？3.JTAG方式4-4基于可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的流程專注于設(shè)計(jì)，借助EDA工具使得邏輯化簡任務(wù)大大減輕。設(shè)計(jì)輸入編輯器仿真器HDL綜合器適配器(或布局布線器)下載器數(shù)字電路與邏輯設(shè)計(jì)：第4章可編程邏輯器件原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)的配置

4、OTP器件編程

功能仿真設(shè)計(jì)輸入將所設(shè)計(jì)的電路的邏輯功能按照開發(fā)系統(tǒng)要求的形式表達(dá)出來的過程稱為設(shè)計(jì)輸入。原理圖方式(schematicentry)HDL語言(hdlentry)設(shè)計(jì)處理

邏輯優(yōu)化把邏輯描述轉(zhuǎn)變?yōu)樽钸m合在器件中實(shí)現(xiàn)的形式，優(yōu)化使設(shè)計(jì)所占用的資源最少。邏輯綜合根據(jù)設(shè)計(jì)描述，對(duì)給定的硬件結(jié)構(gòu)組件，最終獲得門級(jí)電路甚至更底層的電路描述文件，即將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件。

適配確定優(yōu)化后的邏輯能否與器件中的宏單元和I/O單元適配。分割將大的設(shè)計(jì)分割為多個(gè)便于器件內(nèi)部資源實(shí)現(xiàn)的邏輯小塊的形式。

開發(fā)工具硬件：PC+下載電纜（編程器）軟件：集成開發(fā)環(huán)境IDE：

QuartusII,XilinxISE…HDL語言類綜合仿真工具：

MentorGraphics、Synopsys等公司一、器件選型：

封裝，集成度，邏輯電平（供電），內(nèi)部邏輯資源（存儲(chǔ)，PL