5.1微操作和寄存器傳送語言5.2用RTL表示數(shù)字系統(tǒng)5.3復(fù)雜數(shù)字系統(tǒng)和RTL5.4實(shí)例：VHDL－VHSIC硬件描述語言5.5小結(jié)第五章寄存器傳送語言微操作：大部分時(shí)序數(shù)字系統(tǒng)的基礎(chǔ)。是更簡(jiǎn)單的行為。

數(shù)據(jù)從一個(gè)寄存器、存儲(chǔ)器單元或者I/O設(shè)備到另一個(gè)的傳送修改存儲(chǔ)的值執(zhí)行算術(shù)或邏輯功能修改已存儲(chǔ)的值確定時(shí)序數(shù)字系統(tǒng)：確定正確的微操作傳送及其條件。（這些條件保證微操作按正確的順序執(zhí)行）設(shè)計(jì)時(shí)序數(shù)字系統(tǒng)：首先用微操作表述系統(tǒng)的行為設(shè)計(jì)硬件來匹配這些表述硬件描述語言（hardwaredescriptionlanguage，HDL）（說明與系統(tǒng)需求對(duì)應(yīng)的微操作的條件和傳送）電路分析和設(shè)計(jì)（circuitanalysisanddesign，CAD）軟件

（可以在用戶規(guī)定的各種條件下仿真電路的行為）兩種實(shí)現(xiàn)：由直接連接實(shí)現(xiàn)通過總線連接實(shí)現(xiàn)X二、傳送發(fā)生的條件1.假定傳送應(yīng)發(fā)生在輸入控制α為高時(shí)，則傳送過程可以寫為IFαTHENX←Y2.表示微操作和它們發(fā)生的條件：條件：微操作當(dāng)所有冒號(hào)左邊的條件滿足時(shí)，執(zhí)行微操作（可以是多個(gè)）規(guī)定的數(shù)據(jù)傳送。3.上面的傳送可以寫為α：X←Y4.具有控制信號(hào)的數(shù)據(jù)傳送α：X←Y的實(shí)現(xiàn)(a)用直接通路(b)用總線X三、提高系統(tǒng)性能的一種方法

同時(shí)執(zhí)行兩個(gè)或多個(gè)微操作。1.如果某系統(tǒng)在α=1時(shí)執(zhí)行X←Y和Y←Z的傳送，則這種情況可以表示成α:X←Y，Y←Z或者α:Y←Z，X←Y2．同時(shí)拷貝相同的數(shù)據(jù)到多個(gè)目的地?？紤]α：X←Y，Z←Y實(shí)現(xiàn)數(shù)據(jù)傳送α:X←Y，Z←Y

數(shù)據(jù)傳送α:X←0與β:X←1的三種實(shí)現(xiàn)：(a)用一個(gè)多路選擇器來選擇輸入的數(shù)據(jù)(b)用β作為數(shù)據(jù)輸入(c)用CLR信號(hào)4比特?cái)?shù)據(jù)傳送α：X←Y的實(shí)現(xiàn)：(a)用直接連接(b)用總線2.訪問一個(gè)寄存器的某一位或位組。表示每一位：如X3或Y2。3.表示位組（用一個(gè)域表示）如X3、X2和X1可以寫成X(3-1)或X(3:1)α:X(3-1)←Y(2-0)β:X3←X2γ:X(3-0)←X(2-0),X3（X(2-0,3)或X3←X2，X2←X1，X1←X0，X0←X3

）六、執(zhí)行數(shù)據(jù)的算術(shù)運(yùn)算、邏輯運(yùn)算和移位運(yùn)算的微操作

1．一些常用的算術(shù)運(yùn)算和邏輯運(yùn)算的微操作

操作

示例AddX←X+YSubtractX←X–Y或X←X+Y’+1IncrementX←X+1DecrementX←X–1AndX←X∧Y或X←XYORX←X∨YXORX←X⊕YNOTX←/X或X←X’

2．移位微操作◆線性移位：每一位的值依次向左（或右）移位。最后1位被丟棄，空位補(bǔ)入0值。例如：

X＝1011左移一位：0110右移一位：0101◆循環(huán)移位：將在線性移位中被丟棄的位循環(huán)回來替代補(bǔ)入的0值。

例如：X＝1011循環(huán)左移：0111循環(huán)右移：1101◆算術(shù)移位：用于帶符號(hào)數(shù)的移位。

運(yùn)算規(guī)則：符號(hào)位在移位操作中保持不變，工作原理與線性移位相似。

例如：X＝1011算術(shù)左移：1110算術(shù)右移：1101

操作示例線性左移shl(X)線性右移shr(X)循環(huán)左移cil(X)循環(huán)右移cir(X)算術(shù)左移ashl(X)算術(shù)右移ashr(X)十進(jìn)制左移dshl(X)十進(jìn)制右移dshr(X)◆移位操作和它們的表示法

例如：X←shl(X)和shl(X)是等價(jià)的。

Y←shl(X)

兩個(gè)寄存器均需指定

七、寄存器與存儲(chǔ)器之間的數(shù)據(jù)傳送例如：M[55]←AC和AC←M[55]寄存器AC與存儲(chǔ)器中55號(hào)單元之間的數(shù)據(jù)傳送更好的方法：把地址存入寄存器中，然后由寄存器提供存儲(chǔ)器的訪問地址。

（地址寄存器，標(biāo)示為AR）

AR←55M[AR]←AC或者AC←M[AR]（M←AC和AC←M）2.有一同步清0輸入端的D觸發(fā)器LD：Q←DCLR：Q←0◆當(dāng)D、LD和CLR都等于1時(shí)，系統(tǒng)會(huì)失敗。

解決方法：改變條件使得兩者互斥。

CLR’LD：Q←DLD：Q←DCLR：Q←0LD’CLR：Q←0二、JK觸發(fā)器（沒有CLR輸入端）用RTL描述：J’K：Q←0JK’：Q←1JK：Q←Q’三、n位的移位寄存器

◆Qn-1是最高位，Q0是最低位。

◆當(dāng)SHL信號(hào)為高時(shí)，它將其中的數(shù)據(jù)左移一位。

◆輸入Sin移進(jìn)最低位。移位寄存器：SHL：Q←Q(n-2:0),Sin5.2.2簡(jiǎn)單系統(tǒng)的表示與實(shí)現(xiàn)

例如：有4個(gè)1位觸發(fā)器的系統(tǒng)

◆用RTL代碼表示傳送（假設(shè)條件j，o，h和n是互斥的）j:M←Ao:A←Yh:R←Mn:Y←R,M←R◆

幾種不同的方法實(shí)現(xiàn)1．用直接連接實(shí)現(xiàn)系統(tǒng)的數(shù)據(jù)通路

◆用直接連接實(shí)現(xiàn)的該RTL代碼的系統(tǒng)的數(shù)據(jù)通路

◆用直接連接實(shí)現(xiàn)該RTL代碼的系統(tǒng)的完整設(shè)計(jì)

在合適的時(shí)間激勵(lì)觸發(fā)器的LD信號(hào)來裝載數(shù)據(jù)，從而完成傳送?！?dāng)j=1（M←A）或n=1(M←R)時(shí)，觸發(fā)器M裝載數(shù)據(jù)。▲在滿足單個(gè)條件o、h和n時(shí)，觸發(fā)器A、R和Y

裝載數(shù)據(jù)。

2．用總線和三態(tài)門實(shí)現(xiàn)

j:M←Ao:A←Yh:R←Mn:Y←R,M←R

3.用總線和多路選擇器實(shí)現(xiàn)

j:M←Ao:A←Yh:R←Mn:Y←R,M←R5．3．1模6計(jì)數(shù)器目的:

設(shè)計(jì)一個(gè)模6計(jì)數(shù)器步驟：

模6計(jì)數(shù)器：

000→001→010→011→100→101→000→…(0→1→2→3→4→5→0…)5．3更復(fù)雜數(shù)字系統(tǒng)和RTL用RTL表示計(jì)數(shù)器的功能用數(shù)字邏輯實(shí)現(xiàn)RTL的代碼假設(shè)：

輸入端U：控制計(jì)數(shù)當(dāng)U＝1時(shí)，計(jì)數(shù)器在時(shí)鐘的上升沿增加它的值。當(dāng)U＝0時(shí)，不管時(shí)鐘的值如何，它都保持當(dāng)前值不變。輸出V2V1V0：計(jì)數(shù)器的值進(jìn)位輸出：C

狀態(tài)：S0→S1→S2→S3→S4→S5→S0→…（兩個(gè)另外狀態(tài)S6和S7）模6計(jì)數(shù)器的狀態(tài)表和狀態(tài)圖當(dāng)前狀態(tài)U下一狀態(tài)CV2V1V0S00S01000S01S10001S10S10001S11S20010S20S20010S21S30011S30S30011S31S40100S40S40100S41S50101S50S50101S51S01000S6XS01111S7XS01111一、用RTL表示系統(tǒng)（S0+S1+S2+S3+S4）U：V←V+1,C←0S5U：V←0，C←1S6+S7：V←0,C←1在條件（S0+S1+S2+S3+S4+S5）U’下，計(jì)數(shù)器保持當(dāng)前值與C值不變?？梢杂脙蓷lRTL語句表示：（S5U和S6+S7觸發(fā)相同的微操作）

（S0+S1+S2+S3+S4）U：V←V+1，C←0S5U＋S6＋S7：V←0，C←1二、模6計(jì)數(shù)器RTL代碼的兩種實(shí)現(xiàn)◆用一個(gè)寄存器（S0+S1+S2+S3+S4）US5U＋S6＋S7◆用一個(gè)計(jì)數(shù)器（簡(jiǎn)單）U(V2’

+

V1’

V0’)V2V1+V2V0U5．3．2收費(fèi)站控制器◆兩個(gè)外部傳感器▲C顯示車輛是否在收費(fèi)站中當(dāng)車在時(shí)，C＝1，否則C＝0?！@示硬幣是否已經(jīng)投到收費(fèi)站的收集籃中以及硬幣的面值。沒有硬幣投入I1I0＝00

投入五分硬幣I1I0＝01

投入一角硬幣I1I0＝10

投入25分硬幣I1I0＝11◆兩個(gè)輸出指示燈和一個(gè)警報(bào)燈▲當(dāng)一輛汽車駛?cè)胧召M(fèi)站時(shí)，紅燈（R）亮，直到司機(jī)投入35分硬幣，此時(shí)紅燈熄滅，綠燈(G)亮，

綠燈保持亮著直到汽車離開收費(fèi)站；▲當(dāng)綠燈滅時(shí)，紅燈又亮了。▲如果沒有付足夠的通行費(fèi)，汽車離開，紅燈一直保持亮著且警報(bào)（A）響?！瘓?bào)維持到另一輛汽車駛?cè)胧召M(fèi)站；然后停止。一、控制器的狀態(tài)表和狀態(tài)圖狀態(tài)條件RGASNOCAR車站中無車100S0站中有車，未付費(fèi)100S5站中有車，已付費(fèi)5分100S10站中有車，已付費(fèi)10分100S15站中有車，已付費(fèi)15分100S20站中有車，已付費(fèi)20分100S25站中有車，已付費(fèi)25分100S30站中有車，已付費(fèi)30分100SPAID站中有車，已付足過路費(fèi)010SCHEAT未付足過路費(fèi)就離開車站101當(dāng)前狀態(tài)CI1I0下一狀態(tài)RGA

當(dāng)前狀態(tài)CI1I0下一狀態(tài)RGASNOCAR1XXS0100

S150XXSCHEAT101SPAID0XXSNOCAR100

S15101S20100SCHEAT1XXS0100

S15110S25100S00XXSCHEAT101

S15111SPAID010S0101S5100

S200XXSCHEAT101S0110S10100

S20101S25100S0111S25100

S20110S30100S50XXSCHEAT101

S20111SPAID010S5101S10100

S250XXSCHEAT101S5110S15100

S25101S30100S5111S30100

S25110SPAID010S100XXSCHEAT101

S25111SPAID010S10101S15100

S300XXSCHEAT101S10110S20100

S30101SPAID010S10111SPAID010

S30110SPAID010

S30111SPAID010

狀態(tài)T

RG

ASNOCAR0000100S00001100S50010100S100011100S150100100S200101100S250110100S300111100SPAID1000010SCHEAT1001101Unused1010-1111100收費(fèi)站控制器狀態(tài)賦值二、將狀態(tài)表轉(zhuǎn)換成RTL語句

1.當(dāng)控制器狀態(tài)為SNOCAR且C＝1，它轉(zhuǎn)換到狀態(tài)S0，此狀態(tài)值為0001。（假設(shè)狀態(tài)值存于4位寄存器T中）SNOCARC：T←0001如果我們想在每次傳送后設(shè)置輸出值，此狀態(tài)不得不包含微操作R←1，G←0和A←0。2.狀態(tài)SPAID和SCHEAT各僅有一個(gè)轉(zhuǎn)移情況。

SPAIDC’：T←0000SCHEATC：T←00013.狀態(tài)S0在狀態(tài)表中有四種可能的轉(zhuǎn)移情況。S0C’:T←1001S0CI1’I0:T←0010S0CI1I0’:T←0011S0CI1I0:T←01104.對(duì)于其他狀態(tài)，可以用同樣的方法得到其RTL代碼。5.最終的入口是所有的無用狀態(tài)均無條件轉(zhuǎn)移到狀態(tài)0000。6.整個(gè)控制器除輸出之外的代碼SNOCARC：T←0001 S15CI1’I0：T←0101SPAIDC’：T←0000S15CI1I0’：T←0110SCHEATC：T←0001 S15CI1I0：T←1000S0C’：T←1001 S20C’：T←1001S0CI1’I0：T←0010 S20CI1’I0：T←0110S0CI1I0’：T←0011 S20CI1I0’：T←0111S10CI1I0：T←1000 S30CI1I0：T←1000S15C’：T←1001 T3(T2+T1)：T←0000S0CI1I0：T←0110 S20CI1I0：T←1000S5C’：T←1001 S25C’：T←1001S5CI1’I0：T←0011 S25CI1’I0：T←0111S5CI1I0’：T←0100 S25CI1I0’：T←1000S5CI1I0：←0111 S25CI1I0：T←1000S10C’：T←1001 S30C’：T←1001S10CI1’I0：T←0100 S30CI1’I0：T←1000S10CI1I0’：T←0101 S30CI1I0’：T←1000三、擴(kuò)展RTL代碼產(chǎn)生輸出SPAIDC’：R←1，G←0SCHEATC：R←1，G←0，A←0SNOCARC：R←1，G←0，A←0S0C’：A←1S5C’：A←1S10C’：A←1S10CI1I0：R←0，G←1S15C’：A←1S15CI1I0：R←0，G←1當(dāng)進(jìn)入SPAID狀態(tài)，輸出R:1→0；當(dāng)離開SPAID狀態(tài)時(shí)，輸出R：0→1。輸出G正好相反，當(dāng)進(jìn)入SPAID狀態(tài)時(shí)變成1，離開時(shí)變成0。最后，無論何時(shí)進(jìn)入SCHEAT狀態(tài)，輸出A變成1，離開SCHEAT狀態(tài)時(shí)變成0。S20C’：A←1S20CI1I0：R←0，G←1S25C’：A←1S25CI1I0’：R←0，G←1S25CI1I0：R←0，G←1S30C’：A←1S30CI1’I0：R←0，G←1S30CI1I0’：R←0，G←1S30CI1I0：R←0，G←1T3(T2+T1)：R←1，G←0，A←0四、收費(fèi)站控制器的完整RTL代碼

(S0+S5+S10+S15+S20+S25+S30)C’：T←1001SPAIDC’：T←0000(SNOCAR+SCHEAT)C：T←0001S0CI1’I0：T←0010S0CI1IO’：T←0011S0CI1I0：T←0110S5CI1’I0：T←0011S5CI1IO’：T←0100S5CI1I0：T←0111

S10CI1’I0：T←0100S10CI1IO’：T←0101S10CI1I0：T←1000S15CI1’I0：T←0101S15CI1IO’：T←0110S15CI1I0：T←1000S20CI1’I0：T←0110S20CI1IO’：T←0111S20CI1I0：T←1000S25CI1’I0：T←0111

S25CI1：T←1000S30C(I1+I0)：T←100T3(T2+T1)：T←0000SPAIDC’：R←1，G←0(SNOCAR+SCHEAT)C：R←1，G←0，A←0(S0+S5+S10+S15+S20+S25+S30)C’：A←1(S10+S15+S20+S25+S30)CI1I0：R←0，G←1(S25+S30)CI1I0’：R←0，G←1S30CI1’I0：R←0，G←1T3(T2+T1)：R←1，G←0，A←05．4．1VHDL語法超高速集成電路硬件描述語言

（VHSIChardwaredescriptionlanguage，VHDL）

用途：5.4實(shí)例：VHDL－VHSIC硬件描述語言設(shè)計(jì)通用集成電路（IC）設(shè)計(jì)專用集成電路

（application-specificIC，ASIC）調(diào)整設(shè)計(jì)以適合現(xiàn)有的可編程邏輯電路（programmablelogicdevice，PLD）優(yōu)點(diǎn)：可移植性設(shè)備獨(dú)立允許設(shè)計(jì)者在程序下載到硬件上之前檢驗(yàn)設(shè)計(jì)的性能提供了很好的系統(tǒng)設(shè)計(jì)的文檔支持允許設(shè)計(jì)者在不同的層次表示系統(tǒng)源代碼很長(zhǎng)且難于調(diào)試對(duì)同一系統(tǒng)，不同的工具會(huì)產(chǎn)生不同的、但均有效的設(shè)計(jì)結(jié)果。缺點(diǎn)：VHDL代碼主要有三部分：1．庫說明（librarydeclaration）由說明需訪問的庫和庫中要用到模塊的語句構(gòu)成。

最常用到的庫：IEEE庫

最常用的模塊：std_logic_1164模塊（描述了設(shè)計(jì)者需用的輸入、輸出的說明）庫、模塊說明可寫成如下代碼：

libraryIEEE;useIEEE.std_logic_1164.all;所有用到的庫與模塊都列在VHDL設(shè)計(jì)文件中。2．實(shí)體部分（entitysection）

在實(shí)體部分，設(shè)計(jì)者指定實(shí)體的名稱和它的輸入、輸出。實(shí)體部分的基本格式如下：entitymodule_nameisport(input1，input2，…inputp：instd_logic;output1，output2，…outputo：outstd_logic;inout1，inout2，..inoutn：inoutstd_logic;

buffer1，buffer2，…bufferm：bufferstd_logic;invec1，invec2，…invecl：instd_logic_vector(range);outvec1，outvec2，..outveck：outstd_logic_vector(range);

iovec1，iovec2，…iovecj：inoutstd_logic_vector(range);bufvec1，bufvec2，…bufveci：bufferstd_logic_vector(range););endmodule_name;

instd_logic類型：表明設(shè)計(jì)的輸入。outstd_logic類型：定義設(shè)計(jì)的輸出信號(hào)。inoutstd_logic類型：定義雙向信號(hào)，它既可以輸入也可以輸出數(shù)據(jù)。bufferstd_logic類型：定義設(shè)計(jì)中的內(nèi)部信號(hào)。范圍（range）：（每個(gè)范圍可用獨(dú)立的語句定義）invector1：instd_logic_vector(3downto0);invector2：instd_logic_vector(4downto2);invector3：instd_logic_vector(1to8);3.結(jié)構(gòu)體部分（architecturesection）指定系統(tǒng)的行為以及內(nèi)部邏輯?；拘问饺缦拢?/p>

architecturearch_nameofmodule_nameis（指定結(jié)構(gòu)體名稱及它所屬的實(shí)體）

typeandadditionalsignaldeclarations;（指定新的類型（type）和結(jié)構(gòu)體中的新信號(hào)）

begin

process1：process(signallist)begin

statementsdefiningbehavior/logic;endprocessprocess1;...

processn：process(signallist)begin

statementdefiningbehavior/logic;endprocessprocessn;endarch_name;5.4.2高層抽象的VHDL設(shè)計(jì)在不同抽象層次設(shè)計(jì)時(shí)序系統(tǒng)。高層抽象：描述系統(tǒng)的有限狀態(tài)機(jī)。低層抽象：數(shù)字邏輯設(shè)計(jì)。1．模6計(jì)數(shù)器的庫說明與實(shí)體部分兩個(gè)輸入端:U端和系統(tǒng)時(shí)鐘端clk

1位輸出C

3位輸出V

（定義V為一個(gè)3位向量，下標(biāo)為2，1，和0。）該設(shè)計(jì)的庫說明與實(shí)體部分如下：libraryIEEE;useIEEE.std_logic_1164.all;entitymod6isport(U，clk：instd_logic;C：outstd_logic;V：outstd_logic_vector(2downto0));endmod6;2.

擴(kuò)展模6計(jì)數(shù)器的結(jié)構(gòu)體部分

◆結(jié)構(gòu)體描述了一個(gè)新的枚舉類型:狀態(tài)（state）這種類型有8個(gè)可能值S0到S7，對(duì)應(yīng)于計(jì)數(shù)器的6個(gè)有效狀態(tài)和兩個(gè)無效狀態(tài)。

◆申明了兩個(gè)這種類型的信號(hào)present_state：指示模6計(jì)數(shù)器的當(dāng)前狀態(tài)是S0到S7

中的哪一個(gè)；next_state：指示計(jì)數(shù)器的下一狀態(tài)。

◆用下列VHDL代碼實(shí)現(xiàn)

architectureamod6ofmod6istypestatesis(s0，s1，s2，s3，s4，s5，s6，s7);signalpresent_state，next_state：states;◆兩個(gè)進(jìn)程第一個(gè)著眼于計(jì)數(shù)器的當(dāng)前狀態(tài)和它的輸入值，并產(chǎn)生期望的輸出和下一狀態(tài)值。第二個(gè)進(jìn)程執(zhí)行從當(dāng)前狀態(tài)到下一狀態(tài)的轉(zhuǎn)移?！暨^程state_mod6的VHDL代碼

state_mod6：process(present_state，u)begincasepresent_stateiswhenS0=>V<=”000”;C<=’1’;if(U=’1’)thennext_state<=S1;elsenext_state<=S0;endif;whenS1=>V<=”001”;C<=’0’;if(U=’1’)thennext_state<=S2;elsenext_state<=S1;endif;whenS2=