5/5數(shù)字邏輯電路王秀敏第8章7.10第八章

檢測(cè)題

一、可以用來(lái)暫時(shí)存放數(shù)據(jù)的器件叫寄存器。

二、移位寄存器除寄存數(shù)據(jù)功能外，還有移位功能。

三、某寄存器由D觸發(fā)器構(gòu)成，有4位代碼要存儲(chǔ)，此寄存器必須由4個(gè)觸發(fā)器構(gòu)成。

四、一個(gè)四位二進(jìn)制加法計(jì)數(shù)器，由0000狀態(tài)開(kāi)始，問(wèn)經(jīng)過(guò)18個(gè)輸入脈沖后，此計(jì)數(shù)器的狀態(tài)為0010。

五、n級(jí)環(huán)形計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度是n，n級(jí)扭環(huán)形計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度是2n。

六、集成計(jì)數(shù)器的模值是固定的，但可以用清零法和置數(shù)法來(lái)改變它們的模值。

七、通過(guò)級(jí)聯(lián)方式，把兩片4位二進(jìn)制計(jì)數(shù)器74161連接成為8位二進(jìn)制計(jì)數(shù)器后，其最大模值是256；將3片4位十進(jìn)制計(jì)數(shù)器74160連接成12位十進(jìn)制計(jì)數(shù)器后，其最大模值是4096。

八、設(shè)計(jì)模值為38的計(jì)數(shù)器至少需要6個(gè)觸發(fā)器。

習(xí)題

[題8.1]試畫(huà)出用2片74LS194A組成8位雙向移位寄存器的邏輯圖。74LS194A的功能表見(jiàn)表8.1.4。

解：電路邏輯圖如圖A8.1所示

圖A8.1

[題8.2]圖P8.2所示電路是用8選1數(shù)據(jù)選擇器74LS151和移位寄存器CC40194組成的序列信號(hào)發(fā)生器。試分析在CP脈沖作用下電路的輸出序列信號(hào)（Y）。

圖P8.2

解：74LS194A組成3位扭環(huán)形計(jì)數(shù)器210QQQ:000→001→011→111→110→100→000,因此74LS151輸出013764YDDDDDD…=111100…。

[題8.3]分析圖P8.3的計(jì)數(shù)器電路，畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖，說(shuō)明這是多少進(jìn)制計(jì)數(shù)器。十六進(jìn)制計(jì)數(shù)器74161的功能表如表8.2.2所示。

圖P8.3

解：采用同步預(yù)置數(shù)法，31LDQQ=。

計(jì)數(shù)器起始狀態(tài)為0011，結(jié)束狀態(tài)為1010，所以該計(jì)數(shù)器為八進(jìn)制加法計(jì)數(shù)器。狀態(tài)轉(zhuǎn)換圖略。

[題8.4]分析圖P8.4的計(jì)數(shù)器電路，說(shuō)明這是多少進(jìn)制的計(jì)數(shù)器，并畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖。十進(jìn)制計(jì)數(shù)器74160的功能表如表8.2.6所示。

圖P8.4

解：該計(jì)數(shù)器采用異步清零法，30DRQQ=。

計(jì)數(shù)器起始狀態(tài)為0000，結(jié)束狀態(tài)為1000（狀態(tài)1001只是維持瞬間），所以該計(jì)數(shù)器為九進(jìn)制加法計(jì)數(shù)器。

[題8.5]試用十六進(jìn)制計(jì)數(shù)器74161設(shè)計(jì)十三進(jìn)制計(jì)數(shù)器，標(biāo)出輸入、輸出端。可以附加必要的門(mén)電路。74161的功能表如表8.2.2所示。

解：

[題8.6]分析圖P8.6的計(jì)數(shù)器在1M=和0M=時(shí)各為幾進(jìn)制計(jì)數(shù)器，并畫(huà)出相應(yīng)的狀態(tài)轉(zhuǎn)換圖。74161的功能表如表8.2.2所示。

圖P8.6

解：該計(jì)數(shù)器采用同步預(yù)置數(shù)法，32LDQQ=。所以

0M=時(shí)：起始狀態(tài)為0010，結(jié)束狀態(tài)為1100，所以該計(jì)數(shù)器為十一進(jìn)制加法計(jì)數(shù)器。1M=時(shí)：起始狀態(tài)為0100，結(jié)束狀態(tài)為1100，所以該計(jì)數(shù)器為九進(jìn)制加法計(jì)數(shù)器。狀態(tài)圖略。

[題8.7]分析圖P8.7的計(jì)數(shù)器在1M=和0M=時(shí)各為幾進(jìn)制，并畫(huà)出相應(yīng)的狀態(tài)轉(zhuǎn)換圖。74161的功能表如表8.2.2所示。

圖P8.7

解：該計(jì)數(shù)器采用同步預(yù)置數(shù)法。21031LDMQQQMQQ=+

0M=時(shí)：起始狀態(tài)為0000，結(jié)束狀態(tài)為1010，所以該計(jì)數(shù)器為十一進(jìn)制加法計(jì)數(shù)器。

1M=時(shí)：起始狀態(tài)為0000，結(jié)束狀態(tài)為0111，所以該計(jì)數(shù)器為八進(jìn)制加法計(jì)數(shù)器。狀態(tài)圖略。

[題8.8]設(shè)計(jì)一個(gè)可控進(jìn)制的計(jì)數(shù)器，當(dāng)輸入控制變量1A=時(shí)為13進(jìn)制計(jì)數(shù)器，0A=時(shí)為7進(jìn)制計(jì)數(shù)器。標(biāo)出計(jì)數(shù)器的輸入端和進(jìn)位輸出端。

解：電路采用同步預(yù)置數(shù)法。3221LDAQQMQQ=+電路邏輯圖如圖A8.8所示

圖A8.8

[題8.9]圖P8.9電路是由兩片同步十六進(jìn)制計(jì)數(shù)器74LS161組成的計(jì)數(shù)器，試分析這是多少進(jìn)制的計(jì)數(shù)器，兩片之間是幾進(jìn)制。74LS161的功能表如表8.2.2所示。

圖P8.9

解：兩片計(jì)數(shù)器接成串行進(jìn)位方式。其中

1片：3210LDCQQQQ==，起始狀態(tài)為0101，結(jié)束狀態(tài)為1111，1片實(shí)現(xiàn)十一進(jìn)制。2片：3210LDCQQQQ==，起始狀態(tài)為1010，結(jié)束狀態(tài)為1111，2片實(shí)現(xiàn)六進(jìn)制。所以該計(jì)數(shù)器為六十六進(jìn)制計(jì)數(shù)器，兩片之間為十一進(jìn)制。

[題8.10]圖P8.10電路是由兩片同步十六進(jìn)制計(jì)數(shù)器74LS161組成的計(jì)數(shù)器，試分析這是多少進(jìn)制的計(jì)數(shù)器，兩片之間是幾進(jìn)制。74LS161的功能表如表8.2.2所。

圖P8.10

解：題中先用兩片計(jì)數(shù)器接成并行進(jìn)位方式構(gòu)成256進(jìn)制計(jì)數(shù)器，再利用整體置數(shù)法。計(jì)數(shù)的起始狀態(tài)為00000000，結(jié)束狀態(tài)為10000110，所以該電路為135進(jìn)制計(jì)數(shù)器，兩片之間為16進(jìn)制。

[題8.11]試分析圖P8.11計(jì)數(shù)器電路的分頻比（即Y和CP的頻率比）。74LS1610的功能表如表8.2.2所示。

圖P8.11

解：兩片計(jì)數(shù)器接成并行進(jìn)位方式，其中

第1片74160計(jì)數(shù)，起始狀態(tài)為0000，結(jié)束狀態(tài)為1001，為十進(jìn)制計(jì)數(shù)器。第2片74160計(jì)數(shù)，起始狀態(tài)為0110，結(jié)束狀態(tài)為1001，為四進(jìn)制計(jì)數(shù)器。

所以該計(jì)數(shù)電路的分頻比

1

40Y

CP

f

f

[題8.12]試用同步4位二進(jìn)制計(jì)數(shù)器74LS161芯片和必要的門(mén)電路來(lái)組成一個(gè)125進(jìn)制加法計(jì)數(shù)器。要求標(biāo)出計(jì)數(shù)器的輸入端和進(jìn)位輸出端；畫(huà)出邏輯連接圖。

解：計(jì)數(shù)的起始狀態(tài)為00000000，結(jié)束狀態(tài)為01111101，電路邏輯圖如圖A8.12所示

圖A8.12

[題8.13]設(shè)計(jì)一個(gè)序列信號(hào)發(fā)生器電路，使之在一系列CP信號(hào)作用下能周期性地輸出“11010010111”的序列信號(hào)。

解：根據(jù)題意電路可由計(jì)數(shù)器+組合輸出電路兩部分組成。

第一步：設(shè)計(jì)計(jì)數(shù)器

序列長(zhǎng)度11S=，設(shè)計(jì)一個(gè)模11計(jì)數(shù)器，選用74LS161，設(shè)定有效狀態(tài)為3210QQQQ=0101～1111。第二步：設(shè)計(jì)組合電路

設(shè)序列輸出信號(hào)為L(zhǎng)，則計(jì)數(shù)器的輸出3210QQQQ和序列L之間的關(guān)系如表A8.13所示。

表A8.13

化簡(jiǎn)得組合邏輯電路表達(dá)式為：203102121010LQQQQQQQQQQQQ=+++最后電路圖如圖A8.13所示（其中組合部分略）

圖A8.13

[題8.14]圖P8.14是由同步十進(jìn)制計(jì)數(shù)器74160和3線(xiàn)-8線(xiàn)譯碼器74LS138組成的電路。分析電路功能，畫(huà)出74160的狀態(tài)轉(zhuǎn)換圖和電路輸出iYCP的波形圖。

圖P8.14

解：74160接成八進(jìn)制計(jì)數(shù)器，計(jì)數(shù)狀態(tài)從0000到0111，電路輸出波形如圖A8.14所示

CPQ0Q1Q20Y1Y2Y3Y4Y5Y6Y7

Y

圖A8.14

[題8.15]試設(shè)計(jì)一個(gè)具有控制端M的序列信號(hào)發(fā)生電路。當(dāng)M分別為0和1時(shí)，在時(shí)鐘CP作用下，電路輸出端Y能分別周期性地輸出10011010和00110101的序列信號(hào)。用74LS161芯片和門(mén)電路實(shí)現(xiàn)。

解：第一步：設(shè)計(jì)計(jì)數(shù)器

序列長(zhǎng)度8S，則只用74LS161的210QQQ0從000到111狀態(tài)即可。第二步：設(shè)計(jì)組合電路

根據(jù)題意，計(jì)數(shù)器的輸出210QQQ，控制端M和序列Y之間的關(guān)系如表A8.15所示。

表A8.15

化簡(jiǎn)得組合邏輯電路表達(dá)式為：20121010202YMQQMQQMQQMQQQQQ=++++電路圖略

[題8.16]采用VerilogHDL設(shè)計(jì)一個(gè)模為60的BCD碼加法計(jì)數(shù)器。解：

modulecount60(qout,cout,data,load,cin,reset,clk);output[7:0]qout;outputcout;

input[7:0]data;

inputload,cin,clk,reset;reg[7:0]qout;

always@(posedgeclk)//clk上升沿時(shí)刻計(jì)數(shù)begin

if(reset)

qout<=0;//同步復(fù)位elseif(load)

qout<=data;//同步置數(shù)elseif(cin)begin

if(qout[3:0]==9)//低位是否為9，是則begin

qout[3:0]<=0;//回0，并判斷高位是否為5if(qout[7:4]==5)qout[7:4]<=0;else

qout[7:4]<=qout[7:4]+1;//高位不為5，則加1end

else//低位不為9，則加1qout[3:0]<=qout[3:0]+1;end

end

assigncout=((qout==8'h59)//產(chǎn)生進(jìn)位輸出信號(hào)endmodule

[題8.17]采用VerilogHDL設(shè)計(jì)一個(gè)4位Johnson計(jì)數(shù)器。解：

modulejohnson(clk,clr,out