速追破萬卷一速追破萬卷一一學(xué)年第一學(xué)期期末考試試卷（閉卷）年級專業(yè)信息處理與交換（本）課程名稱技術(shù)基礎(chǔ)教師出題時請勿超出邊界虛線；、學(xué)生答題前將密封線外的內(nèi)容填寫清楚，答題不得超出密封線；、答題請用藍(lán)、黑鋼筆或圓珠筆。一、單項(xiàng)選擇題（30分）.以下描述錯誤的是CQuartusII是Altera提供的FPGA/CPLD集成開發(fā)環(huán)境Altera是世界上最大的可編程邏輯器件供應(yīng)商之一MAX+plusII是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境QuartusII的更新?lián)Q代新產(chǎn)品QuartusII完全支持VHDL、Verilog的設(shè)計(jì)流程.以下工具中屬于FPGA/CPLD開發(fā)工具中的專用綜合器的是BA.ModelSimB.LeonardoSpectrumC.ActiveHDLD.QuartusII3.以下器件中屬于Xilinx公司生產(chǎn)的是CA.ispLSI系列器件B.MAX系列器件一年口語拽一年口語拽一年口語拽一年口語拽C.XC9500系列器件D.FLEX系列器件4.以下關(guān)于信號和變量的描述中錯誤的是工—A.信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，它的性質(zhì)類似于連接線B.信號的定義范圍是結(jié)構(gòu)體、進(jìn)程C.除了沒有方向說明以外，信號與實(shí)體的端口概念是一致的D.在進(jìn)程中不能將變量列入敏感信號列表中5.以下關(guān)于狀態(tài)機(jī)的描述中正確的是」—A.Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B.與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個時鐘周期Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D.以上都不對6.下列標(biāo)識符中，B是不合法的標(biāo)識符。A.PPOB.ENDC.Not_Acksig7.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是C_OATEpld即是現(xiàn)場可編程邏輯器件的英文簡稱CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C.早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來D.在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K系列屬CPLD結(jié)構(gòu).綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，D是錯誤的。―上―上1g口語班速追破萬卷一速追破萬卷一A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程B.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的(即綜合結(jié)果是唯一的).嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)A。A.帶優(yōu)先級且條件相與的邏輯電路B.條件相或的邏輯電路C三態(tài)控制電路D.雙向控制電路.在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是」—。A.ifelk'eventandelk='1'thenB.iffalling_edge(clk)thenifelk5eventandelk='O'thenD.ifelk5stableandnotelk=4Tthen.下列那個流程是正確的基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程BA.原理圖/HDL文本輸入f適配f綜合f功能仿真f編程下載f硬件測試B.原理圖/HDL文本輸入f功能仿真f綜合f適配f編程下載f硬件測試C.原理圖/HDL文本輸入f功能仿真f綜合f編程下載ff適配硬件測試；D.原理圖/HDL文本輸入f功能仿真f適配f編程下載一綜合一硬件測試.在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是A。A.PROCESS為一無限循環(huán)語句;敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動B.敏感信號參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成D.當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程.下列語句中，不屬于并行語句的是BA.進(jìn)程語句B.CASE語句C.元件例化語句D.WHEN…ELSE…語句.VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫DA.IEEE庫B.VITAL庫C.STD庫D.WORK庫.VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述D。A.器件外部特性B.器件的綜合約束C.器件外部特性與內(nèi)部功能D.器件的內(nèi)部功能二、EDA□□□□□□□□□□□□□□□1ODD.:復(fù)雜可編程邏輯器件.:專用集成電路.:查找表.:電子設(shè)計(jì)自動化5.ROM：只讀存儲器三、程序填空題(20分)以下是一個模為24(0-23)的8421BCD碼加法計(jì)數(shù)器VHDL描述，請補(bǔ)充完整UBRARYIEEE:USEIEEE.STD_LOGIC_1164.ALL;ENTITYtbISPORT(CLK:INSTD_LOGIC;SHI,GE:OUTINTEGERRANGE0TO9);END;ARCHITECTUREbhvOFtbISSIGNALSHI1,GE1INTEGERRANGE0TO9:BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK=TthenIFGE1=9THENGE1<=0;SHI1v=SHI1+1:ELSIFSHI1=2ANDGE1=3THENSHI1<=0;GE1<=0;ELSE一年口語拽一年口語拽一年口語拽一年口語拽GE1v=GE1+1;ENDIF:ENDIF;ENDPROCESS;GEv=GE1:SHI<=SHI1;ENDbhv;四、程序改錯題(仔細(xì)閱讀下列程序后回答問題，12分)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYgcISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_L0GIC_VECT0R(3DOWNTO0));ENDgc;ARCHITECTUREbhvOFgcISSIGNALQ1:RANGE0TO9;BEGINPROCESS(clk,Q)BEGINIFRISING_EDGE(CLK)THENIFQ1<"1001"THENQ1<=Q1+1;ELSEQ1<=(OTHERS=>'0')；ENDIF;速追破萬卷速追破萬卷速追破萬卷速追破萬卷19ENDIF;20ENDPROCESS;21Q<=Q1;22ENDbhv;程序編譯時，提示的錯誤為:Error:Line9:Filee:\mywork\test\gc.vhd:VHDLsyntaxerror:subtypeindicationmusthaveresolutionfunctionortypemark,butfoundRANGEinsteadError:Line11:Filee:\mywork\test\gc.vhd:interfaceDeclarationerror:can'treadport"Q"ofmodeOUT請回答問題：在程序中存在兩處錯誤，試指出并修改正確(如果是缺少語句請指出應(yīng)該插入的行號)答：(1)第9行有誤，SIGNALQ1:RANGE0TO9數(shù)據(jù)類型有誤，應(yīng)該改成SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)(2)第11行有誤，敏感信號列表中不能出現(xiàn)輸出端口，應(yīng)該改成PROCESS(elk)___年力由拽速追破萬卷速追破萬卷—一下筆如有神速追破萬卷速追破萬卷—一下筆如有神參考程序如下：LIBRARYIEEE;參考程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFSM2IS五、(28分).試用描述一個外部特性如圖所示的(10分)參考程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmydffISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFmydffISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=D;ENDIF;ENDPROCESS;END;.下圖為某一狀態(tài)機(jī)對應(yīng)的狀態(tài)圖，試用VHDL語言描述這一狀態(tài)機(jī)。(18分)PORT(clk,reset,in1:INSTD_LOGIC;out1:OUTSTD_LOGIC_VECTOR(3downto0));END;ARCHITECTUREbhvOFFSM2ISTYPEstate_typeIS(s0,s1,s2,s3);SIGNALcurrent_state,next_state:state_type;BEGINP1:PROCESS(clk,reset)BEGINIFreset=‘1’THENcurrent_state<=s0;ELSIFclk='1'ANDclk'EVENTTHENcurrent_state<=next_state;ENDIF;ENDPROCESS;P2:PROCESS(current_state)速追破萬卷速追破萬卷速追破萬卷速追破萬卷BEGINcasecurrent_stateisWHENsO=>IFin1=TTHENnext_state<=s1;ELSEnext_state<=sO;ENDIF;WHENs1=>IFin1='0'THENnext_state<=S2;ELSEnext_state<=s1;ENDIF;WHENs2=>IFin1='1'THENnext_state<=S3;ELSEnext_state<=s2;ENDIF;WHENs3=>IFin1='0'THENnext_state<=SO;ELSEnext_state<=s3;ENDIF;endcase;ENDPROCESS;p3:PROCESS(current_state)BEGINcasecurrent_stateisWHENsO=>IFin1=TTHENout1v="1001”；ELSEout1