第7章觸發(fā)器和時序邏輯電路7.1概述7.2觸發(fā)器的電路結構與工作原理7.3觸發(fā)器邏輯功能的描述方法7.4時序邏輯電路的分析方法和設計方法7.5常用的時序邏輯電路7.6時序邏輯電路分析設計綜合例題7.1概述實際中的許多電路，任何時刻的輸出信號不僅取決于當時的輸入信號，而且與電路以前所處的狀態(tài)也有關，具有這種特征的電路稱為時序邏輯電路。因時序邏輯電路的輸出信號不僅與電路當時的輸入信號有關，而且與電路以前所處的狀態(tài)也有關。所以，在時序邏輯電路中應包含能夠記住電路以前所處狀態(tài)的基本單元電路，該基本單元電路一般是觸發(fā)器。含有觸發(fā)器是時序邏輯電路的特征，也是判斷一個電路是屬于時序邏輯電路或是屬于組合邏輯電路的依據(jù)。觸發(fā)器是時序邏輯電路的記憶元件，為了實現(xiàn)記憶一位二值信號的功能，觸發(fā)器必須具備兩個基本的特點：一個是具有兩個能自行保持的穩(wěn)定狀態(tài)，用來表示二值信號的“0”或“1”；另一個是不同的輸入信號可以將觸發(fā)器置成“0”或“1”的狀態(tài)。觸發(fā)器的種類很多，根據(jù)觸發(fā)器電路結構的特點，可以將觸發(fā)器分為基本RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、維持阻塞觸發(fā)器、CMOS邊沿觸發(fā)器等幾種類型。根據(jù)觸發(fā)器邏輯功能的不同，又可以將觸發(fā)器分為RS觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、D觸發(fā)器等幾種類型。7.2觸發(fā)器的電路結構與工作原理7.2.1基本RS觸發(fā)器7.2.2同步RS觸發(fā)器的電路結構與工作原理7.2.3主從RS觸發(fā)器的電路結構和工作原理7.2.4由CMOS傳輸門組成的邊沿觸發(fā)器7.2.1基本RS觸發(fā)器1.電路結構與工作原理本RS觸發(fā)器電路如圖7-1（a）所示，圖7-1（b）所示為RS觸發(fā)器的符號。圖7-1基本RS觸發(fā)器在數(shù)字電路中，將包含狀態(tài)變量Q的真值表稱為特性表，用特性表可直觀地描述觸發(fā)器的動作特點，圖7-1所示電路的特性表如表7-1所示。表7-1RS觸發(fā)器的特性表觸發(fā)器的動作特點除了用特性表來描述外，還可以用工作波形圖來描述。圖7-1（a）所示電路的工作波形圖如圖7-2所示。2.工作波形圖圖7-2RS觸發(fā)器的工作波形圖基本RS觸發(fā)器除了可用與非門組成外，還可以用或非門來組成，用或非門組成的RS觸發(fā)器電路如圖7-3（a）所示，圖7-3（b）所示為該電路的符號。根據(jù)或非門的邏輯關系式也可列出圖7-3所示觸發(fā)器的特性表如表7-2所示。由表7-2可見，由或非門組成的RS觸發(fā)器的觸發(fā)信號是高電平有效的，所以，圖7-3（b）所示觸發(fā)器的符號中輸入端旁邊沒有了小圓圈。表7-2圖7-3所示的基本RS觸發(fā)器的特性表圖7-3用或非門組成的基本RS觸發(fā)器7.2.2同步RS觸發(fā)器的電路結構與工作原理1.電路結構與工作原理由圖7-1和圖7-3可見，基本RS觸發(fā)器的輸入信號是直接加在輸出門電路的輸入端，在輸入信號存在期間，因觸發(fā)器的輸出狀態(tài)Q直接受輸入信號的控制，所以，基本RS觸發(fā)器又稱為直接復位、置位觸發(fā)器。直接復位、置位觸發(fā)器不僅抗干擾能力差，而且不能實施多個觸發(fā)器的同步工作。為了解決多個觸發(fā)器同步工作的問題，引入同步RS觸發(fā)器。同步RS觸發(fā)器的電路結構如圖7-4（a）所示，圖7-4（b）所示為同步RS觸發(fā)器的符號。同步RS觸發(fā)器的特性表如表7-3所示。根據(jù)表7-3可畫出同步RS觸發(fā)器的工作波形圖。圖7-4同步RS觸發(fā)器的結構和符號表7-3同步RS觸發(fā)器的特性表同步RS觸發(fā)器的工作波形圖如圖7-5所示。2.工作波形圖圖7-5同步RS觸發(fā)器的工作波形圖7.2.3主從RS觸發(fā)器的電路結構和工作原理1.電路結構與工作原理主從RS觸發(fā)器的電路結構如圖7-6（a）所示，圖7-6（b）所示為主從RS觸發(fā)器的符號。圖7-6主從RS觸發(fā)器的電路結構和符號由圖7-6（a）可見，主從觸發(fā)器是由兩個同步觸發(fā)器串聯(lián)組成，其中與非門G1、G2、G3和G4組成主觸發(fā)器，與非門G5、G6、G7和G8組成從觸發(fā)器，且兩個同步觸發(fā)器CP脈沖的相位正好相反，其電路工作原理如下。（1）接收輸入信號過程（2）輸出信號過程根據(jù)圖7-6可列出主從RS觸發(fā)器的特性表如表7-4所示。根據(jù)表7-4可畫出主從RS觸發(fā)器的工作波形圖。表7-4主從RS觸發(fā)器的特性表主從RS觸發(fā)器的工作波形圖如圖7-7所示。2.工作波形圖及特性方程圖7-7主從RS觸發(fā)器的工作波形圖由上面的討論過程可見，圖7-6（a）所示的主從RS觸發(fā)器輸入變量還必須受約束條件RS=0的約束，按照如圖7-8（a）所示的反饋方法改進電路，即將Q、

交叉反饋到主觸發(fā)器的輸入控制端，這樣可以解決觸發(fā)器輸入變量RS受約束條件約束的問題。圖7-8主從JK觸發(fā)器的電路結構和符號為了與原來的RS觸發(fā)器相區(qū)別，將觸發(fā)器的輸入端改稱為JK輸入端，觸發(fā)器稱為主從JK觸發(fā)器，圖7-8（b）所示為主從JK觸發(fā)器的符號。由圖7-8（a）分析可得主從JK觸發(fā)器的特性表如表7-5所示，根據(jù)表7-5可得主從JK觸發(fā)器在初態(tài)Qn=0條件下的工作波形圖如圖7-9所示。表7-5主從JK觸發(fā)器的特性表圖7-9主從JK觸發(fā)器的工作波形圖根據(jù)表7-5可得主從JK觸發(fā)器的特性方程為

（7-2）主從JK觸發(fā)器雖然解決了RS觸發(fā)器的約束條件和多次翻轉問題，但在個別輸入狀態(tài)下仍存在著一次翻轉的問題，因此要求在CP=1期間要保持J、K輸入狀態(tài)不變，否則由于一次翻轉現(xiàn)象仍會造成輸出的誤動作，而利用邊沿觸發(fā)器可解決這個問題。7.2.4由CMOS傳輸門組成的邊沿觸發(fā)器由CMOS傳輸門組成的邊沿觸發(fā)器如圖7-10（a）所示，圖7-10（b）所示為邊沿觸發(fā)器的符號。圖7-10由CMOS傳輸門組成的邊沿觸發(fā)器

D觸發(fā)器的特性表如表7-6所示，D觸發(fā)器初態(tài)Qn=1的工作波形圖如圖7-11所示。表7-6D觸發(fā)器的特性表圖7-11D觸發(fā)器的工作波形圖7.3觸發(fā)器邏輯功能的描述方法7.3.1RS觸發(fā)器7.3.2JK觸發(fā)器7.3.3D觸發(fā)器7.3.4T觸發(fā)器7.3.5觸發(fā)器邏輯功能的轉換觸發(fā)器的電路結構和種類繁多，在數(shù)字電路中，將各種各樣的觸發(fā)器按其能夠實現(xiàn)的邏輯功能進行分類，并用統(tǒng)一的方法對觸發(fā)器的邏輯功能進行描述。對一個觸發(fā)器來說，我們可以分別通過五種方法來描述其邏輯功能，即邏輯圖、特性方程、特性表、工作波形圖和狀態(tài)轉換圖。下面介紹特性方程、特性表和狀態(tài)轉換圖。7.3.1RS觸發(fā)器1.特性方程RS觸發(fā)器的特性方程為式（7-1），即根據(jù)RS觸發(fā)器的特性方程可得RS觸發(fā)器的特性表如表7-7所示。2.特性表表7-7RS觸發(fā)器的特性表觸發(fā)器的輸出有“0”和“1”兩個穩(wěn)定的狀態(tài)，規(guī)定用小圓圈內(nèi)標注0表示觸發(fā)器的狀態(tài)“0”；用小圓圈內(nèi)標注1表示觸發(fā)器的狀態(tài)“1”，并用箭頭表示觸發(fā)器狀態(tài)轉換的過程，箭頭旁邊的式子表示觸發(fā)器狀態(tài)轉換的條件，根據(jù)這些規(guī)定制作的觸發(fā)器狀態(tài)轉換的過程圖稱為觸發(fā)器的狀態(tài)轉換圖。

RS觸發(fā)器的狀態(tài)轉換圖如圖7-12所示。3.狀態(tài)轉換圖圖7-12RS觸發(fā)器的狀態(tài)轉換圖7.3.2JK觸發(fā)器凡在時鐘信號的作用下，狀態(tài)方程滿足式（7-2）的觸發(fā)器統(tǒng)稱為JK觸發(fā)器。可利用上面介紹的方法對JK觸發(fā)器的邏輯功能進行描述。

JK觸發(fā)器的狀態(tài)方程為式（7-2），規(guī)定用Q來表示觸發(fā)器的初態(tài)Qn，則JK觸發(fā)器的狀態(tài)方程為1.特性方程根據(jù)JK觸發(fā)器的狀態(tài)方程可得JK觸發(fā)器的特性表如表7-8所示。2.特性表表7-8JK觸發(fā)器的特性表根據(jù)畫觸發(fā)器狀態(tài)轉換圖的方法可得JK觸發(fā)器的狀態(tài)轉換圖如圖7-13所示。3.狀態(tài)轉換圖圖5-31由四個單向傳輸門組成的數(shù)據(jù)總線7.3.3D觸發(fā)器凡在時鐘信號的作用下，特性方程滿足式（7-3）的觸發(fā)器統(tǒng)稱為D觸發(fā)器。對D觸發(fā)器邏輯功能的描述也可利用上面介紹的方法。

D觸發(fā)器的特性方程為式（7-3），即D觸發(fā)器的特性方程為1.特性方程根據(jù)D觸發(fā)器的狀態(tài)方程可得D觸發(fā)器的特性表如表7-9所示。2.特性表表7-9D觸發(fā)器的特性表根據(jù)畫觸發(fā)器狀態(tài)轉換圖的方法可得D觸發(fā)器的狀態(tài)轉換圖如圖7-14所示。3.狀態(tài)轉換圖圖7-14D觸發(fā)器的狀態(tài)轉換圖7.3.4T觸發(fā)器凡在時鐘信號的作用下，特性方程滿足式

的觸發(fā)器統(tǒng)稱為T觸發(fā)器。用上面介紹的方法對T觸發(fā)器的邏輯功能進行描述。

T觸發(fā)器的邏輯符號如圖7-15（a）所示，該符號也用來表示T觸發(fā)器的邏輯圖。1.邏輯圖圖7-15T觸發(fā)器的邏輯圖、時序圖和狀態(tài)轉換圖

T觸發(fā)器的特性方程為（7-4）2.特性方程根據(jù)T觸發(fā)器的狀態(tài)方程可得T觸發(fā)器的特性表如表7-10所示。3.特性表表7-10T觸發(fā)器的特性表設T觸發(fā)器的初態(tài)Q=0，根據(jù)式（7-4）得T觸發(fā)器的時序圖如圖7-15（b）所示。4.T觸發(fā)器的時序圖圖7-15T觸發(fā)器的邏輯圖、時序圖和狀態(tài)轉換圖根據(jù)畫觸發(fā)器狀態(tài)轉換圖的方法可得T觸發(fā)器的狀態(tài)轉換圖如圖7-15（c）所示。5.狀態(tài)轉換圖圖7-15T觸發(fā)器的邏輯圖、時序圖和狀態(tài)轉換圖輸入信號T恒等于1的T觸發(fā)器稱為T′觸發(fā)器，根據(jù)式（7-4）可得T′觸發(fā)器的狀態(tài)方程為

（7-5）由式（7-5）可見，T′觸發(fā)器的動作特點是，每輸入一個觸發(fā)脈沖，觸發(fā)器的狀態(tài)翻轉一次。6.T′觸發(fā)器7.3.5觸發(fā)器邏輯功能的轉換因JK觸發(fā)器和D觸發(fā)器分別是雙端輸入和單端輸入功能最完善的觸發(fā)器，所以，集成電路產(chǎn)品大多是JK觸發(fā)器（CC4027，74LS112等）和D觸發(fā)器（CC4013，7474等）。下面來討論觸發(fā)器邏輯功能轉換的問題。1.將JK觸發(fā)器轉換為D觸發(fā)器圖7-16JK轉D觸發(fā)器的連接圖2.將JK觸發(fā)器轉換為T觸發(fā)器圖7-17JK轉T觸發(fā)器的連接圖3.將JK觸發(fā)器轉換為RS觸發(fā)器圖7-18JK轉RS的連接圖4.將D觸發(fā)器轉換為JK觸發(fā)器圖7-19D轉JK觸發(fā)器的連接圖5.將D觸發(fā)器轉換為T觸發(fā)器圖7-20D轉T觸發(fā)器的連接圖7.4時序邏輯電路的分析方法和設計方法7.4.1同步時序電路的分析方法7.4.2異步時序邏輯電路的分析方法及舉例7.4.3同步時序電路的設計方法由前面的知識已知，包含觸發(fā)器的電路是時序邏輯電路。研究時序邏輯電路的問題與組合邏輯電路相類似也是兩大類：一類是給定電路，分析該電路所具有的邏輯功能；另一類是給定邏輯問題，設計能夠實現(xiàn)該邏輯問題的電路。7.4.1同步時序電路的分析方法要分析時序邏輯電路，必須先了解時序邏輯電路的組成框圖，圖7-21所示為時序邏輯電路的組成框圖。圖7-21時序邏輯電路的組成框圖

【例7-1】分析如圖7-22所示電路所具有的邏輯功能。圖7-22例7-1電路圖解由圖7-22可見，該時序邏輯電路由三個觸發(fā)器組成，且這三個觸發(fā)器的CP控制端接在一起，說明這三個觸發(fā)器的狀態(tài)翻轉同時進行。在數(shù)字電路中，將CP控制端接在一起的時序邏輯電路稱為同步時序邏輯電路。根據(jù)圖7-22可列出該時序邏輯電路的驅動方程為表7-11圖7-22所示電路的特性表圖7-23例7-1所示電路的狀態(tài)轉換圖圖7-24例7-1電路的時序圖設圖7-22所示電路的初態(tài)為

，根據(jù)前面介紹的畫時序圖的方法可得圖7-22所示電路的時序圖如圖7-24所示。

【例7-2】分析如圖7-25所示電路所具有的邏輯功能。圖7-25例7-2電路圖解因圖7-25所示電路的觸發(fā)脈沖輸入端接在一起，觸發(fā)器的狀態(tài)同時翻轉，所以，該電路是同步時序邏輯電路。根據(jù)前面所述分析時序邏輯電路的步驟，有如下分析過程。根據(jù)圖7-25可得電路的驅動方程為表7-12圖7-25所示電路的特性表根據(jù)表7-12所畫的狀態(tài)轉換圖如圖7-26所示。圖7-26例7-2所示電路的狀態(tài)轉換圖在給定電路的初始狀態(tài)后，根據(jù)狀態(tài)表及狀態(tài)圖，可以畫出電路的時序圖。圖7-27所示為初態(tài)Q2Q1=00時的時序圖。圖7-27例7-2電路的時序圖7.4.2異步時序邏輯電路的分析方法及舉例在異步時序邏輯電路中，由于沒有統(tǒng)一的時鐘脈沖，分析時必須注意觸發(fā)器只有在加到其CP端上的信號有效時，才有可能改變狀態(tài)。否則，觸發(fā)器將保持原有的狀態(tài)不變。故在考慮各觸發(fā)器狀態(tài)轉變時，除了要分析觸發(fā)信號外，還必須考慮其CP端的情況，其他的方法和步驟與同步時序邏輯電路的分析方法相同。圖7-28例7-3電路圖

【例7-3】分析如圖7-28所示電路所具有的邏輯功能，畫出電路的時序圖。解因圖7-28所示電路各觸發(fā)器的觸發(fā)脈沖輸入端沒有接在一起，觸發(fā)器的狀態(tài)翻轉不同步，所以，該電路是異步時序邏輯電路。根據(jù)圖7-28可得各觸發(fā)器的驅動方程為將觸發(fā)器的驅動方程代入觸發(fā)器的狀態(tài)方程可得電路的狀態(tài)方程為圖7-29例7-3電路的波形圖時序圖為7.4.3同步時序電路的設計方法例7-1、例7-2和例7-3詳細地介紹了時序邏輯電路的分析方法，下面來介紹時序邏輯電路的一般設計方法。①根據(jù)設計要求，建立原始狀態(tài)圖。②將原始狀態(tài)圖進行化簡。③選擇觸發(fā)器類型。④根據(jù)輸出方程和驅動方程畫出邏輯電路圖。⑤檢查電路能否自啟動。

【例7-4】用上升沿觸發(fā)的D觸發(fā)器設計一個串行數(shù)據(jù)檢測電路，該電路在連續(xù)輸入3個或3個以上1時輸出為1，其他的情況輸出都是0。解根據(jù)題意可得電路的狀態(tài)轉換圖如圖7-30（a）所示。圖7-30例7-4的狀態(tài)轉換圖圖7-31例7-4的狀態(tài)變量卡諾圖圖7-32例7-4的邏輯電路圖利用D觸發(fā)器搭建的電路如圖7-32所示。

【例7-5】用下降沿觸發(fā)的JK觸發(fā)器設計一個四位同步二進制加法計數(shù)器（又稱為十六進制計數(shù)器）。能夠實現(xiàn)二進制數(shù)計數(shù)功能的器件稱為二進制計數(shù)器。二進制計數(shù)器有加法和減法、同步和異步之分。一位二進制數(shù)計數(shù)器只能對0和1兩個狀態(tài)進行計數(shù)，二位二進制數(shù)計數(shù)器可計數(shù)4個狀態(tài)，三位二進制數(shù)計數(shù)器可計數(shù)8個狀態(tài)，四位二進制數(shù)計數(shù)器可計數(shù)16個狀態(tài)。圖7-33四位同步二進制加法計數(shù)器的狀態(tài)轉換圖根據(jù)計數(shù)器狀態(tài)轉換的特點可得十六進制加法計數(shù)器的狀態(tài)轉換圖如圖7-33所示。圖7-34四位同步二進制加法根據(jù)時序邏輯電路的狀態(tài)轉換圖可畫出時序邏輯電路狀態(tài)變量末態(tài)的卡諾圖如圖7-34所示。為了利用卡諾圖進行邏輯函數(shù)式的化簡，將圖7-34所示的卡諾圖拆成如圖7-35所示的五個卡諾圖，每一個卡諾圖都表示一個觸發(fā)器的末態(tài)隨初態(tài)變化的邏輯函數(shù)關系，對這些卡諾圖進行化簡可得時序邏輯電路中各觸發(fā)器的狀態(tài)方程。圖7-35四位同步二進制加法計數(shù)器各觸發(fā)器的狀態(tài)變量的卡諾圖圖7-36四位同步二進制加法計數(shù)器邏輯圖根據(jù)式（7-28）搭建的電路如圖7-36所示。7.5常用的時序邏輯電路7.5.1寄存器和移位寄存器7.5.2同步計數(shù)器7.5.3移位寄存器型計數(shù)器7.6時序邏輯電路分析設計綜合例題7.5.1寄存器和移位寄存器可以寄存二進制代碼的器件稱為寄存器，可以對寄存器內(nèi)所寄存的數(shù)據(jù)進行移位操作的器件稱為移位寄存器。根據(jù)D觸發(fā)器的邏輯功能可知，寄存器可以由D觸發(fā)器組成，圖7-37所示的電路為四位寄存器74LS75的邏輯圖及符號。圖7-37四位寄存器74LS75的邏輯圖及符號圖7-37所示電路的工作原理是：在CP脈沖信號的驅動下，寄存器將輸入的數(shù)據(jù)D3D2D1D0記住，寄存器的輸出Q3Q2Q1Q0=D3D2D1D0。具有移位功能的寄存器又稱為移位寄存器。移位寄存器的邏輯圖如圖7-38所示。圖中的D稱為數(shù)據(jù)信號輸入端，Y稱為數(shù)據(jù)信號輸出端，Q為觸發(fā)器狀態(tài)信號輸出端。圖7-38移位寄存器邏輯圖移位寄存器除了可以實現(xiàn)寄存數(shù)據(jù)的功能外，還可實現(xiàn)串、并行數(shù)據(jù)的轉換和實現(xiàn)乘、除運算的功能。移位寄存器串行數(shù)據(jù)轉并行數(shù)據(jù)的時序圖如圖7-39所示。圖7-39移位寄存器數(shù)據(jù)轉換示意圖圖7-40所示為四位雙向移位寄存器74LS194的邏輯圖和符號。正確使用74LS194的關鍵是了解74LS194器件的功能表，74LS194的功能表如表7-13所示。表7-1374LS194的功能表圖7-40四位雙向移位寄存器74LS194的邏輯圖和符號

【例7-6】在如圖7-41（a）所示的電路中，設輸入信號M和N保持不變，試分析在如圖7-41（b）所示信號的作用下，t4時刻以后，輸出信號Y與輸入信號M和N的邏輯關系。解圖7-41（a）所示的電路由4片雙向移位寄存器74LS194和2片四位加法器74283組成八位并行數(shù)據(jù)加法器。圖7-41（a）所示的電路在圖7-41（b）所示的輸入信號驅動下的工作情況。圖7-41例7-6電路圖及輸入信號波形圖7.5.2同步計數(shù)器1.四位二進制同步計數(shù)器在數(shù)字電路中，將能夠實現(xiàn)計數(shù)邏輯功能的器件稱為計數(shù)器，計數(shù)器計數(shù)的脈沖信號是觸發(fā)器輸入的CP信號。數(shù)字電路所接觸到的計數(shù)器種類繁多，對計數(shù)器按進制來分有二進制、十進制和任意進制的計數(shù)器；按觸發(fā)方式來分有同步和異步計數(shù)器；按計數(shù)的規(guī)則來分有加法和減法計數(shù)器等。描述計數(shù)器的一個重要參數(shù)稱為計數(shù)器的計數(shù)容量。計數(shù)器計數(shù)器容量的定義是：計數(shù)器所能夠記憶的輸入脈沖個數(shù)。圖7-42四位同步二進制計數(shù)器的時序圖在實際生產(chǎn)的計數(shù)器芯片中，為了增加芯片的功能和使用的靈活性，通常在電路中附加有擴展功能的控制輸入端。四位同步二進制數(shù)計數(shù)器74161的邏輯圖如圖7-43（a）所示，圖7-43（b）所示為74161的符號。圖7-43四位同步二進制計數(shù)器74161的邏輯圖和符號表7-1474161輸入控制端引腳的功能表能夠實現(xiàn)十進制數(shù)計數(shù)功能的器件稱為十進制計數(shù)器。十進制計數(shù)器同樣有加法和減法、同步和異步之分。設計同步十進制計數(shù)器的第一步也是畫出時序邏輯電路的狀態(tài)轉換圖，同步十進制加法計數(shù)器的狀態(tài)轉換圖如圖7-44所示。2.同步十進制計數(shù)器圖7-44同步十進制加法計數(shù)器狀態(tài)轉換圖圖7-45同步十進制計數(shù)器的卡諾圖圖7-45中打×的各項表示電路的無關項。為了利用卡諾圖進行邏輯函數(shù)式的化簡，必須將圖7-45所示的卡諾圖拆成如圖7-46所示的5個卡諾圖。根據(jù)卡諾圖化簡的方法可得時序邏輯電路中各觸發(fā)器的狀態(tài)方程和輸出方程為圖7-46同步十進制計數(shù)器輸出變量的卡諾圖根據(jù)式（7-32）搭建的電路如圖7-47所示。圖7-47同步十進制計數(shù)器的邏輯圖當自啟動分析證明所設計的電路具有自啟動的功能時，所設計的電路才是合理的。若自啟動分析證明所設計的電路沒有自啟動的功能，應改進電路的設計使電路具有自啟動的功能。根據(jù)例7-3所介紹的方法可得圖7-47所示電路包含自啟動過程的狀態(tài)轉換圖，如圖7-48所示。圖7-48時序邏輯電路檢查自啟動過程的狀態(tài)轉換由圖7-48可見，圖7-47所示的電路具有自啟動的功能。圖7-49（a）所示為74160芯片的邏輯圖，圖7-49（b）所示為74160芯片的符號。所以表7-14也是74160芯片輸入控制端引腳的功能表。

74LS190輸入控制端引腳的功能表如表7-15所示。

74LS190的符號與74160芯片的符號相同，差別僅在狀態(tài)控制端引腳的名稱上。表7-1574LS190輸入控制端引腳的功能表圖7-4974160芯片的邏輯圖和符號能夠實現(xiàn)N進制計數(shù)功能的計數(shù)器稱為任意進制的計數(shù)器。3.任意進制的計數(shù)器設已有M進制的集成電路芯片，現(xiàn)要將該芯片改成N進制的計數(shù)器，且N<M。下面以一個具體的例子來說明連接的方法。（1）N<M的情況

【例7-7】用十進制加法計數(shù)器芯片74160組成同步七進制加法計數(shù)器。解在74160的狀態(tài)轉換圖上設法將3（即10-7=3）個狀態(tài)跳越掉，即可組成七進制的計數(shù)器，七進制加法計數(shù)器的狀態(tài)轉換圖如圖7-50所示。圖7-50七進制加法計數(shù)器的狀態(tài)轉換圖圖7-51將74160改成七進制計數(shù)器的連接圖利用74160異步置零控制端改接的七進制計數(shù)器如圖7-51（a）所示。圖7-52延長復位信號的連接圖利用RS觸發(fā)器來延長觸發(fā)器復位信號的持續(xù)時間可改進圖7-51（a）所示電路工作的可靠性，改進的電路如圖7-52所示。圖7-53七進制計數(shù)器的連接圖若實際的電路只要求是七進制的計數(shù)器，并不要求一定要從0000開始計數(shù)，還可以采用如圖7-53所示的電路實現(xiàn)七進制計數(shù)器的連接圖7-53所示電路的工作原理是：當74160的狀態(tài)為1001時，它的進位信號輸出端C輸出高電平的進位信號，該信號經(jīng)非門電路產(chǎn)生LD=0的預置數(shù)信號輸入74160的預置數(shù)信號輸入端，使74160進入預置數(shù)的工作狀態(tài)，在CP觸發(fā)脈沖的驅動下，74160將并行數(shù)據(jù)輸入端的信號0011輸入計數(shù)器，使計數(shù)器的狀態(tài)變成0011，將74160的三個狀態(tài)0000、0001和0010跳躍掉，組成七進制的計數(shù)器。在N>M的情況下，必須用多片M進制的計數(shù)器組合成N進制的計數(shù)器。在組合的過程中，片與片之間的連接方式有串行進位和并行進位兩種，進制改變的方法也有整體復位和整體置數(shù)兩種，下面以具體的例子來說明任意進制計數(shù)器的組成方法。（2）N>M的情況

【例7-8】用十六進制加法計數(shù)器74161組成同步六十進制加法計數(shù)器。解因六十進制計數(shù)器的N大于十六進制計數(shù)器的M，所以，要用兩片74161來組成六十進制的計數(shù)器。以10×6為例，用串行進位方式組成的六十進制計數(shù)器如圖7-54所示。圖7-54用串行進位方式組成的六十進制計數(shù)器串行進位連接方式的特點是第一片的進位信號與第二片的觸發(fā)脈沖信號以串聯(lián)的形式相連接，所以，稱為串行進位連接方式。工作在串行進位連接方式的兩片計數(shù)器處在異步工作的狀態(tài)下，因這種工作狀態(tài)不利于整體復位或置數(shù)功能的實現(xiàn)，所以在實際電路中通常采用并行進位的方式來連接電路。用并行進位方式組成的六十進制計數(shù)器如圖7-55所示。圖7-55用并行進位方式組成的六十進位計數(shù)器由圖7-55可見，并行進位方式兩片計數(shù)器的觸發(fā)信號是相同的，工作在同步計數(shù)的狀態(tài)下。綜上所述可得圖7-55電路動作的特點是：第一片芯片計數(shù)十個脈沖，第二片芯片只計數(shù)一個脈沖，兩片計數(shù)器進制數(shù)相乘的結果為60，所以，圖7-55所示的電路為六十進制計數(shù)器。在圖7-55所示電路的基礎上，接上顯示譯碼器和七段字符顯示器即可組成如圖7-56所示的六十進制計數(shù)器數(shù)碼顯示電路。圖7-56六十進制計數(shù)器數(shù)碼顯示電路圖7-56所示電路的工作原理是：從計數(shù)器74161（1）和74161（2）輸出的二進制數(shù)代碼，分別輸入顯示譯碼器7448的數(shù)據(jù)輸入端，驅動數(shù)碼顯示管顯示0～9和0～5的數(shù)碼，給出六十進制數(shù)碼顯示的結果。采用整體置數(shù)連接方法的電路如圖7-57所示。圖7-57整體置數(shù)法組成的任意進制計數(shù)器

【例7-9】試分析圖7-57所示電路的進制數(shù)，并說明該電路的分頻比是多少。解圖7-57所示計數(shù)器電路的進制N為N=01010010+1=(53)H=83

即圖7-57所示的電路為83進制的計數(shù)器，所以，該電路的分頻比為1/83。該器件的邏輯圖及符號如圖7-58所示。4.異步計數(shù)器74LS290圖7-5874LS290的邏輯圖及符號7.5.3移位寄存器型計數(shù)器計數(shù)器除了可以利用各種觸發(fā)器組成外，還可以利用移位寄存器組成移位寄存器型計數(shù)器。用移位寄存器組成的移位寄存器型計數(shù)器的邏輯圖如圖7-59所示。圖7-59用移位寄存器組成的計數(shù)器根據(jù)圖7-59可得電路中各觸發(fā)器的驅動方程和狀態(tài)方程為圖7-60圖7-59所示電路的狀態(tài)轉換圖根據(jù)式（7-33）可得圖7-59所示電路的狀態(tài)轉換圖如圖7-60所示。為了確保環(huán)行計數(shù)器工作在有效的循環(huán)內(nèi)，希望環(huán)行計數(shù)器具有自啟動的功能，若將圖7-59所示的電路改成如圖7-61所示的電路就可以使環(huán)行計數(shù)器具有自啟動的功能。下面來討論圖7-61所示電路自啟動的問題。圖7-61帶自啟動功能的環(huán)行計數(shù)器根據(jù)圖7-61可得時序邏輯電路的驅動方程和狀態(tài)方程為根據(jù)式（7-34）可得圖7-61所示電路的狀態(tài)轉換圖如圖7-62所示。圖7-62圖7-61所示電路的狀態(tài)轉換圖由圖7-62可見，圖7-61所示的電路具有自啟動的功能。根據(jù)圖7-62還可畫出圖7-61所示電路的時序圖，如圖7-63所示。圖7-63圖7-61所示電路的時序圖由圖7-63可見，圖7-61所示的電路可以產(chǎn)生順序脈沖，所以，環(huán)行計數(shù)器又稱為順序脈沖發(fā)生器。7.6時序邏輯電路分析設計綜合例題研究時序邏輯電路的問題與研究組合邏輯電路的問題一樣，都是給定電路分析功能和給定邏輯問題設計電路。前面我們結合具體的電路介紹了時序邏輯電路的分析和設計方法，下面我們再舉幾個例子幫助大家復習總結。

【例7-10】設計一個自動售郵票的機器，已知每張郵票的價格為1.5元，投幣口每次只允許投入5角或1元的硬幣，當顧客投入兩枚1元的硬幣時，機器在輸出一張郵票的同時輸出一枚5角的硬幣。解自動售郵票機的狀態(tài)數(shù)有3個，用二位二進制數(shù)來描述這3個狀態(tài)。根據(jù)題意可得電路的狀態(tài)轉換圖如圖7-64所示。圖7-64例7-10的狀態(tài)轉換根據(jù)圖7-64可畫出電路狀態(tài)變量的卡諾圖如圖7-65（a）所示。圖7-65（a）可拆成圖7-65（b）所示的形式。圖7-65