I 摘要所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大bandgap路及數(shù)?；旌闲盘?hào)集成電路中，其性能直接影響整個(gè)系統(tǒng)的精度和性能。因此，Cadence采用XFAB0.6μmCMOS工藝設(shè)計(jì)。設(shè)PMOSNMOSPNP三極管、電阻、電容。其中對(duì)差分放大器、電流鏡、電阻等重要元件采用了匹配和對(duì)稱的設(shè)計(jì)方法，考慮電氣特性的版圖設(shè) AbstractABSTRACTICsarecorrectbutalsogreatextentaffectICudeIII 3.1Cadence軟件介紹 7 4.2全局規(guī)劃(floorplan) 28IV 結(jié)束語 40參考文獻(xiàn) 41致謝 42 外文資料原文 481隨著IC工藝的發(fā)展,在模擬電路和數(shù)?；旌想娐分?片內(nèi)集成的基準(zhǔn)源電路源波動(dòng)和工藝無關(guān)、具有確定溫度特性的直流電壓或電流。為了提高電路的性能對(duì)基準(zhǔn)源的要求越來越高。而相應(yīng)的版圖設(shè)計(jì)也是至關(guān)重要的，它直接關(guān)系到基集成電路版圖設(shè)計(jì)是連接集成電路工藝的橋梁，它在集成電路發(fā)展過程中起著重要作用。隨著特征尺寸的不斷減小，使得版圖設(shè)計(jì)中需要考慮的問題越來越研究本課題從基礎(chǔ)入手，一方面是電路和版圖理論知識(shí)的學(xué)習(xí)，另一方面是。隨著全球信息化、網(wǎng)絡(luò)化和知識(shí)化經(jīng)濟(jì)浪潮的到來，集成電路產(chǎn)業(yè)的戰(zhàn)略地位越來越重要，它已成為事關(guān)國民經(jīng)濟(jì)、國防建設(shè)、人民生活和信息安全的基礎(chǔ)處在一個(gè)擺脫一味只是集中在制造和消費(fèi)方面而向核心技術(shù)領(lǐng)域轉(zhuǎn)型的一個(gè)關(guān)鍵2得了一定的進(jìn)步,2001年國產(chǎn)IC的產(chǎn)我國的集成電路(IC)產(chǎn)業(yè)近年來發(fā)展非常因此，版圖設(shè)計(jì)的培養(yǎng)就越來越迫切。3理及運(yùn)用進(jìn)行說明，重點(diǎn)講述帶隙基準(zhǔn)源的原理；最后用具體例子闡述基準(zhǔn)源的實(shí)際應(yīng)用。本章是本課題的一個(gè)理論基礎(chǔ)，具有一定的電路知識(shí)將對(duì)后面的版圖Bandgapvoltagereference中文翻譯為帶隙基準(zhǔn)電壓源，也常常有人簡單地稱它為Bandgap。是利用一個(gè)與溫度成正比的電壓與二極管壓降之和，二者溫度系數(shù)相互抵消，實(shí)現(xiàn)與溫度無關(guān)的電壓基準(zhǔn)。因?yàn)槠浠鶞?zhǔn)電壓與硅的帶隙電壓產(chǎn)生基準(zhǔn)的目的是建立一個(gè)與電源和工藝無關(guān)，具有確定溫度特性的直流電壓或乎沒有與溫度無關(guān)的參數(shù)，因此只有找到一些具有正溫度系數(shù)和負(fù)溫度系數(shù)的參各種測(cè)量設(shè)備中。它的原理是通過合理的電路設(shè)計(jì)，設(shè)法利用正、負(fù)溫度系數(shù)相4源。它可以在溫度和電壓不穩(wěn)定的環(huán)境中保持穩(wěn)定的參考電壓，被廣泛運(yùn)用于模圖2-1為帶隙基準(zhǔn)電壓源的原理示意圖。雙極性晶體管的基極-發(fā)射極電壓5幾乎在所有先進(jìn)的電子產(chǎn)品中都可以找到基準(zhǔn)源，它們可能是獨(dú)立的、也可能集成在具有更多功能的器件中。比如：在數(shù)據(jù)轉(zhuǎn)換器中，基準(zhǔn)源提供了一個(gè)絕6對(duì)電壓，與輸入電壓進(jìn)行比較以確定適當(dāng)?shù)臄?shù)字輸出。在電壓調(diào)節(jié)器中，基準(zhǔn)源提供了一個(gè)已知的電壓值，用它與輸出作比較，得到一個(gè)用于調(diào)節(jié)輸出電壓的反饋。在電壓檢測(cè)器中，基準(zhǔn)源被當(dāng)作一個(gè)設(shè)置觸發(fā)點(diǎn)的門限。下面再舉兩個(gè)更具ADC就是“模擬數(shù)字轉(zhuǎn)換”的意思，如果要把模擬信號(hào)量化，就要有一個(gè)量信號(hào)的精度也就越高。7它是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。集成電路的版圖設(shè)計(jì)是指根據(jù)電子電路性能的要求和制造工藝的水平，按照一定的規(guī)則，將電子線路圖設(shè)計(jì)成為光刻掩膜版圖。版圖設(shè)計(jì)是連接。dence子設(shè)計(jì)技術(shù)(ElectronicDesignTechnologies)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)電壓、電流、電荷，以及電阻與電容等參數(shù)值的持續(xù)比率。這就是企業(yè)采用定制8它需要進(jìn)行大量的手工作業(yè)，需要一批有著極高技能的特定的工程師。此外，定F1)通用數(shù)據(jù)庫上的集成產(chǎn)品，解決了跨越各工藝節(jié)點(diǎn)的復(fù)雜設(shè)計(jì)要求；讓設(shè)計(jì)團(tuán)隊(duì)可以在芯片實(shí)現(xiàn)之前探索多種設(shè)計(jì)結(jié)構(gòu)；9etechfile”,出現(xiàn)“AttachDesignLibrarytoTechnologyFile”對(duì)話框，在Edit→LibraryPath...,填寫庫view...，出現(xiàn)“CreateNewFile”對(duì)話框(見圖3-3)。點(diǎn)擊“OK”按鈕，屏幕則會(huì)彈出版圖編輯窗(virtuosoLayoutEditing)和層選Options菜單對(duì)于版圖編輯窗的設(shè)置有很重要的作用，它們可以控制當(dāng)前窗動(dòng)時(shí)，只要光標(biāo)進(jìn)入該線的引力作用范圍，就會(huì)受到一個(gè)較大力量的作用把光標(biāo)命令命令全選取消選擇顯示所有層顯示頂層顯示所有圖形刷新視圖縮小兩倍視圖放大兩倍視圖放大Path顯示圖形屬性標(biāo)簽工具顯示工具屬性命令調(diào)用元包進(jìn)入元包退出元包粘貼動(dòng)尺清除標(biāo)尺合并圖形裁切圖形撤銷做繪制矩形繪制多邊形開關(guān)引力快捷鍵IShift+XShift+BCShift+YMKShift+FShift+MShift+CUShift+URShift+PG快捷鍵Ctrl+ACtrl+DShift+FCtrl+FFCtrl+RShift+ZCtrl+ZZSPCtrl+PQLFShift+左鍵Ctrl+左鍵Shift+OBackSpaceFFF加選圖形減選圖形旋轉(zhuǎn)工具撤銷上一點(diǎn)顯示幫助窗口存顯示所選取工具TscabDelete67N層切換取消命令平移視圖刪除合成元包打散元包在模擬集成電路中有很多地方需要器件有很好的對(duì)稱性，即匹配(Match)。例如，差分電路就是一種需要高度匹配的電路，如果失配，則會(huì)產(chǎn)生輸入?yún)⒖际д{(diào)電壓，減小共模抑制比以及影響其他指標(biāo)，從而降低整個(gè)電路的性能。簡單的需要Match的器件：電流鏡(包括MOS和電阻)，差分對(duì)，電壓/電流基準(zhǔn),用于分壓的電阻(AD/DA)，用于電流比例設(shè)定的電阻，用于運(yùn)放加/減比例設(shè)置的版的質(zhì)量及芯片加工對(duì)它們的影響都可認(rèn)為是相同的。2.保持器件相同方向個(gè)MOS管按圖4-1b沿不同方向放置，由圖4-1差分對(duì)管版圖于在光刻及圓片加工的許多步驟中沿不同軸向的特性大不一樣，就會(huì)產(chǎn)生很大失配。因而-1c和4-1d的方案似乎更合。4.增加虛擬器件(Dummy)在要求高度匹配的情況下，為使器件周圍的環(huán)境完全相同可以加一些虛擬器MM2M1DummyDummyDDM2M1將其做為一個(gè)連接通道(金屬)4K2K4K2Kmymy底電位。但這樣做需要修改網(wǎng)表。特別注意，任何版圖設(shè)計(jì)者均不能修改網(wǎng)表內(nèi)匹配要求最高的管子。版圖工程師在畫設(shè)計(jì)版圖時(shí)，差分管是最先設(shè)計(jì)的。本設(shè)設(shè)計(jì)差分管時(shí)，需要高精度的匹配，保持它們周邊的環(huán)境一致，并加上保護(hù)環(huán)，減小外界對(duì)它的干擾，那樣才能保證良好的電路性能，一般情況下，差分管的輸入信號(hào)最好不要與輸出信號(hào)交叉。因?yàn)檩敵鲂盘?hào)可能干擾輸入信號(hào)，進(jìn)而影那么嚴(yán)格在設(shè)計(jì)版圖時(shí)，一般是在圖4-12部分電流鏡版圖設(shè)計(jì)電阻時(shí)，多晶柵經(jīng)常被選作為電阻的材料，因?yàn)檫@種材料的電阻相對(duì)較大，電阻率和寬度被嚴(yán)格控制，而且最終電阻所占的面積沒有限制。用擴(kuò)散雜質(zhì)法制作的這類電阻精度不高，主要用作存儲(chǔ)器存儲(chǔ)單元的負(fù)載電阻，它要求高的阻值，但允許阻值有較大的偏差；若用離子注入摻雜工藝，則電阻的精度可以提集成電路制造中，電阻值的誤差很大，為了減小電阻比值的誤差，對(duì)電阻進(jìn)行了對(duì)稱的排列。相對(duì)于蛇形電阻較少了端頭電阻、拐角電阻等非理想因子的影匹配和布局。y配技術(shù)，使其保持比較精確。從前面分析可以知道，電阻間的比值誤差對(duì)電路的(poly1)采用了匹配方式設(shè)計(jì)，上下左右都加了dummy，如圖4-15所示在電路中一般當(dāng)上拉電阻或下拉電阻使用。如果用它作上拉電阻，就用柵極接地S單極具有更大的增益，從而減少了需要的匹配晶體管數(shù)目。相同精度的匹配雙極MOS集成電路中的電容幾乎都是平板電容，常用的有：雙層多晶硅組成的電容。設(shè)計(jì)中，電路原理圖上需要有電容，但是，通常優(yōu)化一個(gè)版圖設(shè)計(jì)的重點(diǎn)是使不本設(shè)計(jì)版圖中的電容為多晶硅電容，其版圖的主要構(gòu)成層為：Poly1層和結(jié)束語4.2全局規(guī)劃(floorplan)所謂全局規(guī)劃就是在設(shè)計(jì)模塊版圖之前，就把整體版圖的形狀、面積，大致個(gè)城市的布局規(guī)劃好。擺放模塊時(shí)，需要考慮每個(gè)功能模塊在版圖中的位置和方向、壓點(diǎn)分布、電源線、底線、以及主要信號(hào)線走向等問題。對(duì)于總體布局基本要求是使得總版圖盡量為正方形，這樣才是最緊湊，也最節(jié)約空間(因?yàn)樽詈笄衅瑫r(shí)一般將芯片切結(jié)束語中心擺放主要模塊和次要模塊，在擺放過程中還要注意連線問題，把連線較多的基礎(chǔ)上擺放電流鏡，最后擺放電容和數(shù)字模塊并仔細(xì)考慮了每個(gè)模塊的連線問題在設(shè)計(jì)高精度和高速度電路的時(shí)候，必須考慮許多與連線有關(guān)的問題。一般連線要盡量的短，如果線太長，可能會(huì)導(dǎo)致時(shí)間延遲、電路驅(qū)動(dòng)能力不足、天線效應(yīng)、功能失效等一系列的問題；連線要適當(dāng)?shù)膶捯恍绻?，可能?huì)導(dǎo)結(jié)束語結(jié)束語版圖設(shè)計(jì)的各種錯(cuò)誤可以分成兩類。第一類是違反幾何設(shè)計(jì)規(guī)則的錯(cuò)誤。在集成電路掩模制造過程中由于制造設(shè)備等的分辨能力的限制，要求版圖的幾何圖形滿足一定的尺寸要求。為此對(duì)每個(gè)工藝線都會(huì)制定相應(yīng)的幾何設(shè)計(jì)規(guī)則，如果違反這些規(guī)則，就會(huì)導(dǎo)致芯片無功能或成品率下降。相應(yīng)的檢查工具稱為設(shè)計(jì)規(guī)則檢查工具(DesignRuleCheck,DRC)。第二類是指版圖與原理圖一致性比較的錯(cuò)誤。在版圖設(shè)計(jì)過程中可能出現(xiàn)電路連接性錯(cuò)誤和電學(xué)性能上的錯(cuò)誤。檢查此LVSLayoutVersusSchematic)。在版圖驗(yàn)證工具中有時(shí)會(huì)提到ERC(ElectronicRuleCheck)檢查，一般來結(jié)束語形之前，按照設(shè)計(jì)規(guī)則對(duì)版圖幾何圖形寬度、間距及層與層之間的相對(duì)位置(間隔與套準(zhǔn))等進(jìn)行檢查，以確保設(shè)計(jì)的版圖沒有違反預(yù)定的設(shè)計(jì)規(guī)則，能在特定的集成電路制造工藝下流片成功，并且具有較高的成品率。不同的集成電路工藝設(shè)計(jì)規(guī)則檢查與集成電路的工藝有關(guān)[7]。結(jié)束語結(jié)束語結(jié)束語LVS一般包含兩個(gè)步驟，第一步是從版圖中提取器件的信息和鏈接關(guān)系。第結(jié)束語結(jié)束語結(jié)束語連線及管子會(huì)被點(diǎn)亮(如圖5-10)，這有助于查找錯(cuò)誤。結(jié)束語結(jié)束語底接觸孔和阱電位接觸孔，防止閂鎖效應(yīng)；考慮了模塊的擺放位置，做到連線盡參考文獻(xiàn)[1]DanClein.CMOS集成電路版圖——概念、方法與工具.北京：電子工業(yè)出版社,2006.20,172.[2]曾慶貴.集成電路版圖設(shè)計(jì).第一版.北京：機(jī)械工業(yè)出版社,2008.90，207—210[3]朱正涌.半導(dǎo)體集成電路.北京:清華大學(xué)出版社,2001.244.J2004.34(3):330－333.[6]成都國微版圖資料.版圖設(shè)計(jì)簡述.[7]AlanHastings著,張為譯.模擬電路版圖藝術(shù).第二版.北京：電子工業(yè)出版社,2008.327.[8]廖裕評(píng),陸瑞強(qiáng).TannerPro集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo).北京:科學(xué)出版社,2007.24.[9]程未，馮勇建，楊涵.集成電路版圖(layout)設(shè)計(jì)方法與實(shí)例[J].現(xiàn)代電子技術(shù),2003，26(3)：7578[10]Cadence使用參考手冊(cè)(英文版) 致謝這篇論文到今天終于圓滿完成，其中的酸甜苦辣其味無窮，在這期間遇到過很多的坎坷，但最終還是得以克服，這就使我學(xué)到了豐富的專業(yè)知識(shí)，在即將走進(jìn)社會(huì)大門接受工作崗位之前，能有這么一次鍛煉的好機(jī)會(huì)，我將信心十足的去在這里我要感謝我所在單位版圖組的組長羊軍，在我做畢設(shè)期間，為我提供了很多指導(dǎo)與幫助，對(duì)我的畢設(shè)提出了很多寶貴的建議，讓我在規(guī)定的時(shí)間里能夠更好的完成設(shè)計(jì)和論文。感謝你的支持和幫助。感謝大學(xué)四年所有教導(dǎo)過我的老師，您們無私的教學(xué)使我受益良多。謝謝您外文資料原文在集成電路生產(chǎn)過程中，根據(jù)工藝水平和成品率要求，給出一組同一工藝層和不同工藝層之間幾何尺寸的限制作為版圖設(shè)計(jì)時(shí)必須遵循的規(guī)則，這種規(guī)則通常稱為版圖設(shè)計(jì)規(guī)則 (DesignRule)。這些規(guī)則一般定義了某個(gè)圖層中幾何圖形的最小寬度、最小間距以及不同圖層之間的最小延伸距離、最小覆蓋距離和最小交疊間距等。電路設(shè)計(jì)師一般都希望電路設(shè)計(jì)得盡量緊湊。而工藝工程師卻希望是一個(gè)高成品率的工藝。設(shè)計(jì)規(guī)則是使他們兩者都滿意的折衷。設(shè)計(jì)規(guī)則是良好的規(guī)范文獻(xiàn)，他列出了元件(導(dǎo)體、有源區(qū)、電阻器等)的最小寬度，相鄰部件之間所允許的最小間距，必要的重疊和與給對(duì)準(zhǔn)、掩膜的非線性、片子的彎曲度、外擴(kuò)散(橫向擴(kuò)散)、氧化生長剖面、橫向鉆蝕、光學(xué)分辨率以及他們與電路的性能和產(chǎn)量的關(guān)系。設(shè)計(jì)規(guī)則規(guī)定了在掩膜板上每個(gè)幾何圖形如何與彼此有關(guān)的另一塊掩膜版上的圖形水平對(duì)準(zhǔn)。除了明確指出的不同點(diǎn)以外，所有的規(guī)則是指相應(yīng)幾何圖形之間的最小間隔。一種設(shè)計(jì)規(guī)則是直接用微米數(shù)表示最小尺寸。但是即使是最小尺寸相同，不同公司不同工藝流程的設(shè)計(jì)規(guī)則都不同，所以我們?cè)谠O(shè)計(jì)之前就得確定使用哪個(gè)工藝廠的工藝，以下是介紹XFAB0.6um工藝的設(shè)計(jì)規(guī)則。MinimumNWELLwidthDIFFRuleMinimumDIFFwidth0.6OTNWELLfNDIFF外文資料原文IMPIMPRuleMinimumNIMPwidth0.9uleMinimumPOLYwidth0.6chATECONTCONTRuleMinimumCONTwidth0.6TIFFCON外文資料原文MinimumPDIFFCONspacingtoNDIFFinNWELLorDNWELLor0.6VIAVIAMinimumVIAwidthAAMinimumMET2widthover(NOFILLMMET1)+10μm))MinimumMET2widthover(POLY0¬((POLY1orMET1)+10μm))3.0外文資料原文tchMinimumMHOLEwidth1.3外文資料原文Let’sgothrougheachoneofourrealwordrockbandsolution,oneatatime.Wewillseehowtheyyvoltsthenwewouldbeswitchinglessenergyeachtimeaflip-flopflips.Orflops.ThatisthedirectequivalentofturningthenoisesaYoucanturnaroundandsay,“Well,areweworriedaboutnoise?Becausethereisthis2-voltswing外文資料原文librarythatcoulddothekindsofthingsyouwant.Thatmighthelp.”Andtheymightagree.Theamountofvoltageswingismainlyacircuitdesigner’sdecision,butaWecaneffectivelyhideanoise-generatingblockbehindaWallofDeath,asIcallit.It’saWallofunderneathit.Abigcontactmeansthenoisecan’tgetthrough.Somakeitadecentsize.外文資料原文bothofthem.It’slikewalkingintoyourownhouseaswellasthebandwalkingintotheirs.TwicePuttingasolidguardbandaroundthewholenoisyblockiseffectivelylikeputtingthenoiseIfyouhaveanygapsintheguardband,it’slikehavingsomewindowsopen.SomenosecanleakNextlet’slookattheconceptofmovingtoanewneighborhoodinourrockbandexample.Thisoptionisdirectlyamaskdesigner’stechnique.onthelefthavethequietandthenoisystuffasfarawayfromeachotherasyoupossiblycan,asintheFigure6-7“Hey,buddy,doyouknowhowtosing‘FarFarAway’?”tit.翻譯文稿集成電路掩模設(shè)計(jì)：基礎(chǔ)版圖技術(shù)ChristopherSaintandJudySaint利用常識(shí)解決噪聲的方法讓我們從頭至尾一個(gè)一個(gè)地看看我們真切的解決搖滾樂隊(duì)的方法。我們將看到它們?nèi)绾慰蓪?duì)照用于掩模設(shè)計(jì)技術(shù)—我們?cè)谠O(shè)計(jì)領(lǐng)域和版圖領(lǐng)域可采取哪些措施來減少這些噪聲。調(diào)小音量我們的第一個(gè)要求是請(qǐng)搖滾樂隊(duì)小聲一點(diǎn)。調(diào)小音量在電路中相當(dāng)于減小信號(hào)的擺幅。在版圖中我們用來減小信號(hào)擺幅的辦法不多。信號(hào)擺幅即指導(dǎo)線在芯片各處的電壓振幅或電壓值。例如，在一個(gè)數(shù)字電路中，0狀態(tài)由0現(xiàn)在如果我們想把這個(gè)電壓擺幅降低為2伏，就必須在觸發(fā)器每次觸發(fā)時(shí)切換較少的能量。這相當(dāng)于直接關(guān)小噪聲發(fā)生器，即調(diào)小音量。正如我們?cè)诒菊碌囊灾刑峒暗模谝粋€(gè)混合信號(hào)芯片中主要是要讓數(shù)字部分保持安靜。所以，如果你能采用本質(zhì)上比較安靜的數(shù)字邏輯系列，即它有很小的電壓擺幅，那么從一開始個(gè)噪聲較低。電壓擺幅基本上不屬于版圖問題，但在某些時(shí)候也可以成為版圖問題。假設(shè)你的電路設(shè)計(jì)者過來說，他們有一個(gè)含有較多數(shù)字電路的芯片要你畫版圖。他們指出他們打算采用某一標(biāo)準(zhǔn)輯擺幅的標(biāo)準(zhǔn)庫。希望的目的。它也許會(huì)更好些?！?/p>