課題目標(biāo)1.了解組合邏輯電路的分析和設(shè)計(jì)方法以及在實(shí)際問題中的應(yīng)用。模塊三：組合邏輯電路的分析與設(shè)計(jì)2.了解加法器的功能原理。3.了解數(shù)據(jù)比較器的功能原理。1半加器：能完成半加功能的電路叫半加器。不考慮低位來的進(jìn)位加法叫半加。兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無論是加、減、乘、除，在計(jì)算機(jī)中都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。七.加法器的工作原理1.加法器的概念(1)半加器2半加器邏輯符號(hào)：輸入端：A、B輸出端：S、CO半加器真值表：ABSCO0000011010101101邏輯表達(dá)式：由邏輯表達(dá)式畫出邏輯電路圖：半加器A加數(shù)B被加數(shù)CO進(jìn)位輸出S半加和&ABSCO＝13考慮低位來的進(jìn)位加法稱為全加。能完成全加功能的電路叫全加器。全加器邏輯符號(hào)：輸入端：A、B、Ci輸出端：S、CO全加器真值表：ABCISCO0000000110010100110110010101011100111111利用卡諾圖化簡(jiǎn)S、CO：尋公共項(xiàng)進(jìn)位輸入加數(shù)全加和全加器進(jìn)位輸出被加數(shù)(2)全加器4方案一、用異或門和與非門實(shí)現(xiàn)。方案二、用與非門和與或非門實(shí)現(xiàn)。中規(guī)模集成電路一般采用與或非門及非門實(shí)現(xiàn)的全加器。CO按常規(guī)化簡(jiǎn)方法：&&=1=1&5多位加法器：在一位全加器的基礎(chǔ)上,通過多級(jí)級(jí)連可以構(gòu)成多位全加器。一位全加器邏輯符號(hào)。當(dāng)N位二進(jìn)制數(shù)相加時(shí)，進(jìn)位方式有兩種：◆串行進(jìn)位◆并行進(jìn)位1、4位串行進(jìn)位全加器電路特點(diǎn)：☆

由四個(gè)一位二進(jìn)制全加器通過串行級(jí)連組成四位二進(jìn)制全加器?！蠲恳晃蝗悠鞯倪M(jìn)位輸出，送給下一級(jí)的進(jìn)位輸入端。高位的加法運(yùn)算必須等到低位的加法運(yùn)算完成后，才能正確進(jìn)行。ΣΣΣΣΣ(3)多位加法器6優(yōu)點(diǎn)：結(jié)構(gòu)簡(jiǎn)單。在一些中、低速數(shù)字設(shè)備中仍有應(yīng)用。

缺點(diǎn)：速度慢。四位二進(jìn)制全加器，要經(jīng)過4級(jí)門的延遲時(shí)間。2、超前進(jìn)位全加器。超前進(jìn)位：是各級(jí)進(jìn)位同時(shí)發(fā)生，高位加法不必等低位的運(yùn)算結(jié)果。所以工作速度得以提高。即：只用了一級(jí)門的傳輸延遲時(shí)間。4位全加器的邏輯符號(hào)：

輸入端：P加數(shù)，Q被加數(shù)。每組有四個(gè)輸入。Ci進(jìn)位輸入端。

輸出端：∑表示四位全加和輸出端，CO進(jìn)位輸出端。超前進(jìn)位中規(guī)模集成電路型號(hào)有：54/74283,CC/CD4008ΣΣ（并行進(jìn)位）7進(jìn)位輸出信號(hào)僅需要一級(jí)反向器和一級(jí)與或非門的傳輸延遲時(shí)間。運(yùn)算速度的縮短是以增加電路的復(fù)雜程度為代價(jià)換取的。當(dāng)加法器的位數(shù)增加時(shí)，電路的復(fù)雜程度也隨之急劇上升。4位超前進(jìn)位加法器74283邏輯圖COS3S2S1S0&&&&&≥1&&&&&&&&≥1≥1≥1≥111=1=1=1=1B3B2B1B0A0A1A2A3CI83.加法器的功能原理驗(yàn)證(實(shí)驗(yàn)法)（1）測(cè)試由門電路組成的半加器的邏輯功能。實(shí)訓(xùn)內(nèi)容：1）用74LS00與非門電路組成的半加器電路如圖所示。9a/由邏輯圖寫出邏輯表達(dá)式。b/列出真值表，并化簡(jiǎn)。c/按圖連接電路，驗(yàn)證邏輯關(guān)系。將實(shí)驗(yàn)結(jié)果填入下表中。（2）分析、測(cè)試全加器電路1）用74LS86、74LS08和74LS32組成的全加器如圖所示10a/由邏輯圖寫出邏輯表達(dá)式。b/列出真值表，并化簡(jiǎn)。c/按圖連接電路，驗(yàn)證邏輯關(guān)系。將實(shí)驗(yàn)結(jié)果填入自擬表格中。114.用四位加法器設(shè)計(jì)一個(gè)八位加法器(實(shí)驗(yàn)法)12八數(shù)值比較器1.數(shù)值比較器的概念

能夠完成比較兩個(gè)數(shù)字的大小或是否相等的邏輯電路稱為數(shù)值比較器。2.數(shù)值比較器的功能原理(1)一位數(shù)值比較器13設(shè)計(jì)一位二進(jìn)制數(shù)A和B的數(shù)值比較器。FA>BFA=BFA<BAB00001011011001100010☆由真值表寫出邏輯表達(dá)式：☆最后根據(jù)邏輯表達(dá)式畫出邏輯電路圖。&&&&≥1&FA>BFA<BFA=BFA>BFA=BFA<BAB比較器14☆四位數(shù)值比較器邏輯符號(hào)

A3~A0、B3~B0是兩個(gè)相比較的4位二進(jìn)制數(shù)。A<B,A=B,A>B三個(gè)級(jí)聯(lián)輸入端。FA<B,FA=B,FA>B為比較結(jié)果輸出端?！畋容^原則：對(duì)于多位數(shù)值比較，先比較最高位，在高位相等的條件下，取決于低位的比較結(jié)果。例如：最高位A>B,則不論其它位情況如何，肯定A>B。最高位A<B,則不論其它位情況如何，肯定A<B。只有A=B,才比較次高位，決定相比較數(shù)的大小。當(dāng)四位比較結(jié)果都相等，再比較級(jí)聯(lián)輸入端。<=>COMPP<QP=QP>QFA=BFA>BFA<BA0A1A2A3A<BA=BA>BB0B1B2B3(2)多位數(shù)值比較器15

輸入輸出A3B3A2B2A1B1A0B0A>BA<BA=BFA>BFA=BFA〈BA3>B3XXXXXXXXX100A3<B3XXXXXXXXX001A3=B3A2>B2XXXXXXX100A3=B3A2<B2XXXXXXX001A3=B3A2=B2A1>B1XXXXX100A3=B3A2=B2A1<B1XXXXX001A3=B3A2=B2A1=B1A0>B0XXX100A3=B3A2=B2A1=B1A0<B0XXX001A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010001A3=B3A2=B2A1=B1A0=B0001010☆四位數(shù)值比較器功能表：16

A3A2A1A0和B3B2B1B0是兩個(gè)比較的4位輸入端。

I(A<B)、I(A＝B)、和I(A〉B)、是擴(kuò)展端。

Y(A<B)、Y(A＝B)、和Y(A〉B)、是輸出端。4位數(shù)碼比較器CC14585邏輯圖11111111111&&&&&&&&&&&&≥1≥1≥1≥1≥111&1111≥1A3B3A2B2A1B1A0B0IA<BIA=BIA>BYA<BYA=BYA>B173.數(shù)值比較器的功能原理驗(yàn)證(實(shí)驗(yàn)法)184.用四位比較器設(shè)計(jì)一個(gè)八位比較器(實(shí)驗(yàn)法)19三、用MSI設(shè)計(jì)組合電路一、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。20基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)變量的數(shù)據(jù)選擇器