10.1.1可編程邏輯器件的分類

可編程邏輯器件的密度分類低密度可編程邏輯器件(LDPLD)高密度可編程邏輯器件(HDPLD)可編程邏輯器件(PLD)PROMPLAPALGALEPLDCPLDFPGA第一頁(yè)，共20頁(yè)。第一頁(yè)，共20頁(yè)。1．

按集成密度分類 可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。

LDPLD通常是指早期發(fā)展起來(lái)的、集成密度小于700門(mén)/片左右的PLD如ROM、PLA、PAL和GAL等。

HDPLD包括可擦除可編程邏輯器件EPLD（ErasableProgrammableLogicDevice）、復(fù)雜可編程邏輯器件CPLD（ComplexPLD）和FPGA三種，其集成密度大于700門(mén)/片。如Altera公司的EPM9560，其密度為12000門(mén)/片，Lattice公司的pLSI/ispLSI3320為14000門(mén)/片等。目前集成度最高的HDPLD可達(dá)25萬(wàn)門(mén)/片以上。

第二頁(yè)，共20頁(yè)。第二頁(yè)，共20頁(yè)。2.按編程方式分類 可編程邏輯器件的編程方式分為兩類：一次性編程O(píng)TP（OneTimeProgrammable）器件和可多次編程MTP（ManyTimeProgrammable）器件。

OTP器件是屬于一次性使用的器件，只允許用戶對(duì)器件編程一次，編程后不能修改，其優(yōu)點(diǎn)是可靠性與集成度高，抗干擾性強(qiáng)。

MTP器件是屬于可多次重復(fù)使用的器件，允許用戶對(duì)其進(jìn)行多次編程、修改或設(shè)計(jì)，特別適合于系統(tǒng)樣機(jī)的研制和初級(jí)設(shè)計(jì)者的使用。

第三頁(yè)，共20頁(yè)。第三頁(yè)，共20頁(yè)。 根據(jù)各種可編程元件的結(jié)構(gòu)及編程方式，可編程邏輯器件通常又可以分為四類：①

采用一次性編程的熔絲（Fuse）或反熔絲（Antifuse）元件的可編程器件，如PROM、PAL和EPLD等。②

采用紫外線擦除、電可編程元件，即采用EPROM、UVCMOS工藝結(jié)構(gòu)的可多次編程器件。③

采用電擦除、電可編程元件。其中一種是E2PROM，另一種是采用快閃存儲(chǔ)器單元（FlashMemory）結(jié)構(gòu)的可多次編程器件。④

基于靜態(tài)存儲(chǔ)器SRAM結(jié)構(gòu)的可多次編程器件。目前多數(shù)FPGA是基于SRAM結(jié)構(gòu)的可編程器件。第四頁(yè)，共20頁(yè)。第四頁(yè)，共20頁(yè)。3.按結(jié)構(gòu)特點(diǎn)分類

PLD按結(jié)構(gòu)特點(diǎn)分為陣列型PLD和現(xiàn)場(chǎng)可編程門(mén)陣列型FPGA兩大類。 陣列型PLD的基本結(jié)構(gòu)由與陣列和或陣列組成。簡(jiǎn)單PLD（如PROM、PLA、PAL和GAL等）、EPLD和CPLD都屬于陣列型PLD。

現(xiàn)場(chǎng)可編程門(mén)陣列型FPGA具有門(mén)陣列的結(jié)構(gòu)形式，它有許多可編程單元（或稱邏輯功能塊）排成陣列組成，稱為單元型PLD。

第五頁(yè)，共20頁(yè)。第五頁(yè)，共20頁(yè)。10.2可編程邏輯器件的設(shè)計(jì)技術(shù)10.2.1概述在PLD沒(méi)有出現(xiàn)之前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)往往采用“積木”

式的方法進(jìn)行，實(shí)質(zhì)上是對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)標(biāo)準(zhǔn)集成電路器件搭建成電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再由電路板搭成系統(tǒng)。數(shù)字系統(tǒng)的“積木塊”就是具有固定功能的標(biāo)準(zhǔn)集成電路器件，如TTL的74/54系列、CMOS的4000/4500系列芯片和一些固定功能的大規(guī)模集成電路等，用戶只能根據(jù)需要選擇合適的集成電路器件，并按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。設(shè)計(jì)中，設(shè)計(jì)者沒(méi)有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大。

第六頁(yè)，共20頁(yè)。第六頁(yè)，共20頁(yè)。

PLD的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)法帶來(lái)新的變革。采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于芯片的設(shè)計(jì)或稱之為“自底向上”（Bottom-Up）的設(shè)計(jì)，它跟傳統(tǒng)的積木式設(shè)計(jì)有本質(zhì)的不同。它可以直接通過(guò)設(shè)計(jì)PLD芯片來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)功能，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作放在PLD芯片的設(shè)計(jì)中進(jìn)行。這種新的設(shè)計(jì)方法能夠由設(shè)計(jì)者根據(jù)實(shí)際情況和要求定義器件的內(nèi)部邏輯關(guān)系和管腳，這樣可通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字系統(tǒng)功能，同時(shí)由于管腳定義的靈活性，不但大大減輕了系統(tǒng)設(shè)計(jì)的工作量和難度，提高了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。

第七頁(yè)，共20頁(yè)。第七頁(yè)，共20頁(yè)。

IEEE標(biāo)準(zhǔn)的HDL（如VHDL和VerilogHDL）給PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱之為“自頂向下”（Top-Down）的設(shè)計(jì)法。自頂向下的設(shè)計(jì)采用功能分割的方法從頂向下逐次將設(shè)計(jì)內(nèi)容進(jìn)行分塊和細(xì)化。在設(shè)計(jì)過(guò)程中采用層次化和模塊化將使系統(tǒng)設(shè)計(jì)變得簡(jiǎn)潔和方便，其基本設(shè)計(jì)思想如圖7.15所示。層次化設(shè)計(jì)是分層次、分模塊地進(jìn)行設(shè)計(jì)描述。描述器件總功能的模塊放在最上層，稱為頂層設(shè)計(jì)；描述器件某一部分功能的模塊放在下層，稱為底層設(shè)計(jì)；底層模塊還可以再向下分層，直至最后完成硬件電子系統(tǒng)電路的整體設(shè)計(jì)。

第八頁(yè)，共20頁(yè)。第八頁(yè)，共20頁(yè)。系統(tǒng)設(shè)計(jì)模塊A模塊B模塊C模塊A1模塊A2模塊A3模塊B1模塊B2模塊B3模塊C1模塊C2模塊C3“自頂向下”設(shè)計(jì)法示意圖第九頁(yè)，共20頁(yè)。第九頁(yè)，共20頁(yè)。10.2.2可編程邏輯器件的設(shè)計(jì)流程

可編程邏輯器件的設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。第十頁(yè)，共20頁(yè)。第十頁(yè)，共20頁(yè)。10.2.3在系統(tǒng)可編程技術(shù) 在系統(tǒng)可編程（In-SystemProgrammable，簡(jiǎn)稱ISP）技術(shù)是20世紀(jì)80年代末Lattice公司首先提出的一種先進(jìn)的編程技術(shù)。在系統(tǒng)可編程是指對(duì)器件、電路板或整個(gè)電子系統(tǒng)的邏輯功能可隨時(shí)進(jìn)行修改或重構(gòu)的能力。支持ISP技術(shù)的可編程邏輯器件稱為在系統(tǒng)可編程器件（ISP-PLD），例如Lattice公司生產(chǎn)的ispLSI1000~ispLSI8000系列器件屬于ISP-PLD。

第十一頁(yè)，共20頁(yè)。第十一頁(yè)，共20頁(yè)。10.2.4邊界掃描技術(shù) 邊界掃描測(cè)試BST（Boundary-ScanTesting）是針對(duì)器件密度及I/O口數(shù)增加，信號(hào)注入和測(cè)取難度越來(lái)越大而提出的一種新的測(cè)試技術(shù)。它是由聯(lián)合測(cè)試活動(dòng)組織JTAG提出來(lái)的，而后IEEE對(duì)此制定了測(cè)試標(biāo)準(zhǔn)，稱為IEEE1149.1標(biāo)準(zhǔn)。邊界掃描測(cè)試技術(shù)主要解決芯片的測(cè)試問(wèn)題。

第十二頁(yè)，共20頁(yè)。第十二頁(yè)，共20頁(yè)。10.3可編程邏輯器件的編程與配置

由于可編程邏輯器件具有在系統(tǒng)下載或重新配置功能，因此在電路設(shè)計(jì)之前就可以把其焊接在印刷電路板上，并通過(guò)電纜與計(jì)算機(jī)連接。在設(shè)計(jì)過(guò)程中，以下載編程或配置方式來(lái)改變可編程邏輯器件的內(nèi)部邏輯關(guān)系，達(dá)到設(shè)計(jì)邏輯電路目的。 目前常見(jiàn)的可編程邏輯器件的編程和配置工藝包括基于電可擦存儲(chǔ)單元的E2PROM或Flash技術(shù)的編程工藝、基于SRAM查找表的編程單元的編程工藝和基于反熔絲編程單元的編程工藝三種。第十三頁(yè)，共20頁(yè)。第十三頁(yè)，共20頁(yè)。10.3.1CPLD的ISP方式編程

ISP方式是當(dāng)系統(tǒng)上電并正常工作時(shí)，計(jì)算機(jī)就可以通過(guò)CPLD器件擁有的ISP接口直接對(duì)其進(jìn)行編程，器件被編程后立即進(jìn)入正常工作狀態(tài)。

CPLD的編程和FPGA的配置可以使用專用的編程設(shè)備，也可以使用下載電纜。例如用Altera公司的ByteBlaster（MV）并行下載電纜，將PC機(jī)的并行打印口與需要編程或配置的器件連接起來(lái)，在MAX+plusII工具軟件的控制下，就可以對(duì)Altera公司的多種CPLD和FPGA進(jìn)行編程或配置。

第十四頁(yè)，共20頁(yè)。第十四頁(yè)，共20頁(yè)。

JTAG接口本來(lái)是用作邊界掃描測(cè)試（BST）的，把它用作編程接口則可以省去專用的編程接口，減少系統(tǒng)的引出線。

采用JATG模式對(duì)CPLD編程下載的連線如圖7.22所示。這種連線方式既可以對(duì)CPLD進(jìn)行測(cè)試，也可以進(jìn)行編程下載。

第十五頁(yè)，共20頁(yè)。第十五頁(yè)，共20頁(yè)。CPLD編程下載連線圖TCKTDOTMSTDIAlteraMAX7000系列器件GNDVCC241013591k1k1k第十六頁(yè)，共20頁(yè)。第十六頁(yè)，共20頁(yè)。

由于ISP器件具有串行編程方式，即菊花鏈結(jié)構(gòu)，其特點(diǎn)是各片共用一套ISP編程接口，每片的SDI輸入端與前一片的SDO輸出端相連，最前面一片的SDI端和最后一片的SDO端與ISP編程口相連，構(gòu)成一個(gè)類似移位寄存器的鏈形結(jié)構(gòu)。因此采用JTAG模式可以對(duì)多個(gè)CPLD器件進(jìn)行ISP在系統(tǒng)編程，多CPLD芯片ISP編程下載的連線如下圖所示。

第十七頁(yè)，共20頁(yè)。第十七頁(yè)，共20頁(yè)。GND多CPLD編程下載連線圖VCC241013591k1k1kTDOTDITCKTMSTDOTDITCKTMSTDOTDITCKTMSAltera的MAX7000系列器件或其他JTAG器件第十八頁(yè)，共20頁(yè)。第十八頁(yè)，共20頁(yè)。10.3.2使用PC機(jī)的并口配置FPGA

基于SRAMLUT結(jié)構(gòu)的FPGA不屬于ISP器件，它是以在線可重配置方式ICR（InCircuitReconfigurability）改變芯片內(nèi)部的結(jié)構(gòu)來(lái)進(jìn)行硬件驗(yàn)證。利用FPGA進(jìn)行電路設(shè)計(jì)時(shí)，可以通過(guò)下載電纜與PC機(jī)的并口連接，將設(shè)計(jì)文件編程下載到FPGA中。 使用PC機(jī)的并口通過(guò)ByteBlaster下載電纜對(duì)多個(gè)FPGA器件進(jìn)行配置的電路連