電子設(shè)計(jì)自動(dòng)化——EDA魏永濤什么是EDAEDA應(yīng)用電子計(jì)算機(jī)信息處理人工智能拓?fù)鋵W(xué)計(jì)算數(shù)學(xué)ElectronicDesignAutomation電子設(shè)計(jì)自動(dòng)化是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)的一種先進(jìn)的硬件設(shè)計(jì)技術(shù)！是立足于計(jì)算機(jī)工作平臺(tái)開(kāi)發(fā)出來(lái)的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。EDA的發(fā)展CAD——包含電氣性能和幾何圖形描述之間一致性的驗(yàn)證（PCB）CAE——增加電路功能和結(jié)構(gòu)的設(shè)計(jì)（PCB的自動(dòng)布局布線及分析）

EDA——芯片設(shè)計(jì)及系統(tǒng)設(shè)計(jì)（從PCB擴(kuò)展到IC）EDA技術(shù)的范疇I(yíng)C版圖設(shè)計(jì)PLD設(shè)計(jì)電路設(shè)計(jì)PCB設(shè)計(jì)模擬電路數(shù)字電路混合電路設(shè)計(jì)輸入邏輯綜合仿真編程下載基于EDA工具的設(shè)計(jì)步驟電子系統(tǒng)的設(shè)計(jì)、仿真、綜合與實(shí)現(xiàn)設(shè)計(jì)（Design）：根據(jù)功能要求，完成對(duì)電子系統(tǒng)的初步設(shè)計(jì)仿真（Simulation）：又稱為模擬，指利用計(jì)算機(jī)模擬所設(shè)計(jì)電子系統(tǒng)的實(shí)際工作情況合成（Synthesis）：從所設(shè)計(jì)電子系統(tǒng)的行為描述及目標(biāo)電路的約束條件出發(fā)，找出一個(gè)滿足要求的結(jié)構(gòu)，如原理圖—>PCB。實(shí)現(xiàn)（Realization）：使用EDA工具對(duì)綜合結(jié)果在實(shí)際器件或電路中予以實(shí)現(xiàn)。EDA常用軟件

電子電路設(shè)計(jì)與仿真軟件

PCB設(shè)計(jì)軟件

IC設(shè)計(jì)軟件

PLD設(shè)計(jì)軟件

MultiSim7，Proteus，SystemView，ProtelDXP，MAX+Plus/QuartusII計(jì)算機(jī)并口器件編程接口PCBBoardPLD編程目標(biāo)文件ElectronicsDesignAutomation硬件軟化，軟件硬化EDA技術(shù)的特點(diǎn)軟、硬件協(xié)同設(shè)計(jì)一般的系統(tǒng)由硬件電路和運(yùn)行其上的軟件構(gòu)成，有些功能既可搭建硬件電路實(shí)現(xiàn)，也可軟件編程實(shí)現(xiàn)。軟件：編程工作量大，占用CPU時(shí)間多，運(yùn)行速度較慢，但成本較低且調(diào)試相對(duì)容易。硬件：運(yùn)行速度快，但成本高且調(diào)試難度較大

軟件和硬件的合理分配——采用CPLD/FPGA器件EDA技術(shù)的特點(diǎn)電子設(shè)計(jì)自動(dòng)化的主要應(yīng)用

（1）專用集成電路(ASIC)或大規(guī)模集成電路（LSI）設(shè)計(jì)（使用PLD器件及開(kāi)發(fā)系統(tǒng)）（2）電子線路的設(shè)計(jì)分析仿真（模擬、數(shù)字、模/數(shù)混合）（3）多層印制電路板元件布局、自動(dòng)布線、仿真測(cè)試（4）電子系統(tǒng)設(shè)計(jì)與整體優(yōu)化（5）電子產(chǎn)品可靠性分析電磁兼容性（EMC）分析熱分析等課程安排課堂24學(xué)時(shí)，實(shí)驗(yàn)16學(xué)時(shí)，第三次課后找任良超老師聯(lián)系實(shí)驗(yàn)。課時(shí)少，課堂上只講最實(shí)用的部分(仿真軟件和VHDL/CPLD)數(shù)電和C語(yǔ)言是基礎(chǔ)。預(yù)習(xí)很重要，課堂上略化語(yǔ)法，以講解方法和技巧為主，注意做筆記。電子電路仿真簡(jiǎn)介電路仿真

RLC二階電路：人腦：利用節(jié)點(diǎn)法、回路法或支路法等列電路方程并求解電腦：如何實(shí)現(xiàn)？將電路圖轉(zhuǎn)成計(jì)算機(jī)能識(shí)別的形式：數(shù)學(xué)模型模擬電路的仿真計(jì)算和求解生成波形數(shù)學(xué)模型數(shù)學(xué)方程物理現(xiàn)象拓?fù)浣Y(jié)構(gòu)計(jì)算機(jī)技術(shù)數(shù)字電路的邏輯仿真

輸入輸出波形拓?fù)潢P(guān)系輸入輸出邏輯數(shù)字器件器件的功能和特性計(jì)算機(jī)技術(shù)仿真流程

模擬電路仿真設(shè)計(jì)工具BerkeleyUniversity：SPICE3F5SPICE（Simulationprogramwithintegratedcircuitemphasis），用于模擬集成電路EWB:由Multisim、Ultiboard、Ultiroute和Commsim四個(gè)軟件模塊組成核心：SPICEHspice

Pspice

Vspice可編程邏輯器件

回顧：數(shù)字系統(tǒng)的設(shè)計(jì)一、數(shù)字系統(tǒng)的概念二、傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法三、現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法1—傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法1.根據(jù)設(shè)計(jì)要求劃分功能模塊；2.確定輸入和輸出的關(guān)系，畫(huà)出真值表；3.由真值表寫(xiě)出邏輯表達(dá)式；4.利用公式或卡諾圖進(jìn)行人工化簡(jiǎn)；5.根據(jù)化簡(jiǎn)后的邏輯表達(dá)式畫(huà)出電路原理圖；6.在面包板上進(jìn)行實(shí)驗(yàn)，驗(yàn)證電路的正確性；7.若無(wú)錯(cuò)誤，畫(huà)PCB圖；8.檢查后送制板廠制板；9.對(duì)PCB板進(jìn)行安裝、調(diào)試，若有大的錯(cuò)誤，修改設(shè)計(jì)，重復(fù)以上過(guò)程，重新制板。基于電路板的設(shè)計(jì)方法——采用固定功能的器件（通用型器件），通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法基于電路板——采用固定功能器件（通用型器件），通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能寫(xiě)出真值表或狀態(tài)表→推出邏輯表達(dá)式→化簡(jiǎn)→邏輯電路圖→用小規(guī)模邏輯器件來(lái)實(shí)現(xiàn)特點(diǎn)采用自下而上（BottomUp）的設(shè)計(jì)方法采用通用型邏輯器件搭積木式的方式在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試主要設(shè)計(jì)文件是電路原理圖

傳統(tǒng)的久數(shù)字系回統(tǒng)設(shè)計(jì)壘方法效率低蜂下——幾乎都是累手工完成水！設(shè)計(jì)周期勵(lì)很長(zhǎng)；容易出絨錯(cuò)（如PCB繪制與焊獻(xiàn)接—器件引屈腳）；芯片種類媽多，數(shù)量橫大，受市叛場(chǎng)的限制書(shū)；設(shè)計(jì)靈拴活性差旬（如器悟件下市音）；產(chǎn)品體積送大。采用自下而語(yǔ)上（Bott謠omU篩p）的設(shè)他計(jì)方法采用通用型邏輯器件搭積木式形的方式在系統(tǒng)硬萬(wàn)件設(shè)計(jì)的雀后期進(jìn)行銷仿真和調(diào)呀試主要設(shè)計(jì)素文件是電路原理桂圖2——現(xiàn)代的數(shù)葬字系統(tǒng)設(shè)瞧計(jì)方法首先在計(jì)揮算機(jī)上安皂裝EDA軟件，它亮們能幫助徹設(shè)計(jì)者自防動(dòng)完成幾朗乎所有的嘉設(shè)計(jì)過(guò)程橋；再選擇合音適的PLD芯片，尊可以在一片芯茫片中實(shí)現(xiàn)整個(gè)姑數(shù)字系統(tǒng)怖?；谛酒脑O(shè)計(jì)匙方法——采用PLD（可編盜程邏輯煤器件）鵝，利用EDA開(kāi)發(fā)工號(hào)具，通喚過(guò)芯片設(shè)計(jì)來(lái)勤實(shí)現(xiàn)系攏統(tǒng)功能狠。EDA軟件空白PLD+數(shù)字系統(tǒng)編程現(xiàn)代的數(shù)字系練統(tǒng)設(shè)計(jì)方巷法計(jì)算機(jī)+EDA軟件空白PLD+→數(shù)字系統(tǒng)通常采用自上而下（Top染Do兇wn）的設(shè)工計(jì)方法采用可編程邏輯器煎件在系統(tǒng)淺硬件設(shè)和計(jì)的早業(yè)期進(jìn)行良仿真主要設(shè)計(jì)喉文件是用逮硬件描述搜語(yǔ)言編寫(xiě)規(guī)的源程序降低了錘硬件電鑒路設(shè)計(jì)餅難度特點(diǎn)1.自上而下淘的設(shè)計(jì)（Top導(dǎo)Down）占據(jù)主龍導(dǎo)地位輔助的設(shè)秘計(jì)手段功能模塊限劃分子模塊擴(kuò)設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)功能級(jí)描述功能仿真門級(jí)描述時(shí)序仿真若仿真獅未通過(guò)穩(wěn)，則需滅修改設(shè)勇計(jì)！2.自下而上贈(zèng)的設(shè)計(jì)（Bot炎tom潮Up）設(shè)計(jì)基波本單元據(jù)→構(gòu)成孝子模塊槳→子系瓣統(tǒng)→系定統(tǒng)現(xiàn)代的池?cái)?shù)字系旅統(tǒng)設(shè)計(jì)每方法1.根據(jù)設(shè)笑計(jì)要求艷劃分功逗能模塊2.P干LD開(kāi)發(fā)（利烤用EDA工具）（1）設(shè)計(jì)輸入：采用硬件描紗述語(yǔ)言（HDL），用條件語(yǔ)憤句或賦值界語(yǔ)句表示輸帶入和輸?shù)爻龅倪壔⑤嬯P(guān)系澆，將整擋個(gè)程序戒輸入到緞?dòng)?jì)算機(jī)椅中；（2）設(shè)計(jì)的編斤譯：EDA工具可自奔動(dòng)進(jìn)行邏輯綜討合，將功頭能描述儀轉(zhuǎn)換為織門級(jí)描蛇述，或晴轉(zhuǎn)換成漸具體PLD的網(wǎng)表文頸件，將網(wǎng)扯表文件自息動(dòng)適配到招具體芯片門中進(jìn)行布局布退線；（3）功能仿辯真和時(shí)序仿真；（4）編程下載到實(shí)際芯翅片中，在綱實(shí)驗(yàn)臺(tái)上追進(jìn)行實(shí)際敞驗(yàn)證；（5）在每一擋階段若有問(wèn)題態(tài)，可在計(jì)算銀機(jī)上直賄接修改華設(shè)計(jì)，狀重復(fù)以站上過(guò)程叫?，F(xiàn)代的胖?jǐn)?shù)字系申統(tǒng)設(shè)計(jì)勸方法3.設(shè)計(jì)包含PLD芯片的偏電路板（1）在計(jì)算寧機(jī)上利用EDA軟件畫(huà)電路原桃理圖；（2）進(jìn)行惑電氣規(guī)則停檢查無(wú)誤現(xiàn)后，自動(dòng)坑生成網(wǎng)表未文件；（3）利用EDA軟件畫(huà)PCB圖，自動(dòng)巾布線；（4）自兄動(dòng)進(jìn)行鉆設(shè)計(jì)規(guī)草則檢查霸，無(wú)誤羽后輸出岸文件，尺制板。優(yōu)點(diǎn)：效率高——所有這一遷切，幾乎僑都是借助副計(jì)算機(jī)利技用EDA軟件自動(dòng)完成！容易檢查獄錯(cuò)誤，便肢于修改；設(shè)計(jì)周抵期短、電成功率增很高膨；產(chǎn)品體積蕩小。特點(diǎn)傳統(tǒng)方法現(xiàn)代方法采用器件通用型器件可編程邏輯器件設(shè)計(jì)對(duì)象電路板芯片設(shè)計(jì)方法自下而上自上而下仿真時(shí)期系統(tǒng)硬件設(shè)計(jì)后期系統(tǒng)硬件設(shè)計(jì)早期主要設(shè)計(jì)文件電路原理圖HDL語(yǔ)言程序數(shù)字系統(tǒng)役的兩種設(shè)內(nèi)計(jì)方法比乏較（二）哄由半導(dǎo)山體器件企公司推徑出的幾包種擠可編阻程邏輯能器件開(kāi)礦發(fā)軟件可編程爽邏輯器眾件PLD析(Pr醫(yī)ogr掌amm唱abl讀eL飾ogi梁cD高evi量ce)是用于栽專用集戴成電路ASIC姓(App旨lica脅tion風(fēng)Sp連ecif兔ic朋Inte灘grat袋ed拜Circ濱uit)的設(shè)計(jì)愿的通用僅器件，像它的邏崇輯功能王是由用難戶對(duì)器灰件編程色來(lái)設(shè)定竭的。目前生耕產(chǎn)和使幕用的PLD產(chǎn)品主要迫有：1現(xiàn)場(chǎng)可編勺程邏輯陣箏列FPLA(Fie林ld指Prog對(duì)ramm般able戶Lo樓gic局Arr賽ay)2.可編程陣檔列邏輯PAL(Pr勵(lì)ogr悠amm擠abl去e掃Arr欠ay存Lo籃gic概)3.通用邏時(shí)輯陣列GAL伙(Ge調(diào)ner驚ic渡Ar北ray槳l鼓ogi陽(yáng)c)4.可擦除的志可編程邏廊輯器件EPLD(Er漂asa晶ble怒Pr揚(yáng)ogr翼amm璃abl句eL拐ogi魚(yú)cD逼evi爪ce)CMO給S工藝1萬(wàn)門/片5.現(xiàn)場(chǎng)可翁編程門掙陣列FPGA(Fi祥eld鈴Pr鉤ogr味amm嗚abl躁eG乎ate馬Ar妻r(nóng)ay誤)集成度>3萬(wàn)門/片EPLD和FPGA集成密債度高，享稱為高鴿密度PLD以上五大種PLD編程開(kāi)發(fā)碗系統(tǒng)由硬幸件（計(jì)算戰(zhàn)機(jī)和編程槳器）和軟淋件（專用睛編程軟件碼）構(gòu)成。6.在系統(tǒng)報(bào)可編程蒼器件ISP臂(In奸-Sy僵ste績(jī)m染Pro欺gra慮mma循ble勵(lì))-P結(jié)LD是新一炭代器件睡，不需始編程器搶，只要訪將計(jì)算步機(jī)編程周產(chǎn)生的多數(shù)據(jù)直啦接寫(xiě)入PLD就可以了喂。其中高打密度ISP-啊PLD又稱為CPLD糠(Com末plex趙Pr庫(kù)ogra猜mmab坐le俘Logi品cD望evic幼e)PLD的主要開(kāi)筍發(fā)軟件及濃開(kāi)發(fā)商有鋪：CPLD開(kāi)發(fā)軟件Max毒Plu不s2(勿Quat渡ues)—Alt盛era公司FPGA開(kāi)發(fā)軟件Fund吹atio肆n—XiLi練nX公司ISPL秤SI開(kāi)發(fā)軟件Expe撐rt(S喜ynar赴io)—Lat太tic珍e公司集成化開(kāi)振發(fā)系統(tǒng)軟鞭件包——優(yōu)秀PLD開(kāi)發(fā)程勻序的集匠成XAC恢T5.副0—Xin寶Lin呀X公司ISP執(zhí)Syn呼ario舍Sy凍stem—Latt徒ice公司PLD的發(fā)展PAL（Pro替gra計(jì)mma榜ble壟Ar華ray灰Lo社gic）GAL（Gene斯ric茅Arra見(jiàn)yLo萌gic）CPL肅D(觸發(fā)器米有限而段乘積項(xiàng)甘豐富的櫻算法和因組合邏盟輯結(jié)構(gòu).系統(tǒng)斷電滾編程信息抵不丟失)FPGA(觸發(fā)器鍵豐富的題時(shí)序邏蠅輯結(jié)構(gòu),編程信致息在系鼓統(tǒng)斷電凡時(shí)丟失,故可動(dòng)則態(tài)配置)CPLD的設(shè)計(jì)輸原理數(shù)字電產(chǎn)路可以盯用邏輯比表達(dá)式調(diào)來(lái)表示之。如一位夜全加器其可以根內(nèi)據(jù)真值郵表寫(xiě)出生它的邏沉輯表達(dá)到式：Sum＝xyC先in＋x’yCin’＋x’y’Cin＋xy’Cin’Cou雙t＝xy＋x’yCin＋xy’Cin特點(diǎn)：每簽個(gè)輸出都蔥是由輸入霧變量的與討和或操作緞組合而成螞。CPLD的結(jié)構(gòu)示固意Y1＝X1X2買X3’＋X2’X3＋X1’X3漫Y2=拆X1X付2X3＋X1’X2’一、圖俱形設(shè)計(jì)懶方式二、基于HDL的設(shè)計(jì)數(shù)字系統(tǒng)夕的設(shè)計(jì)描爛述方法數(shù)字系統(tǒng)挨的設(shè)計(jì)描鄭述方法一、圖形謹(jǐn)設(shè)計(jì)方式常用于成設(shè)計(jì)規(guī)模較坊小的電路聾和系統(tǒng)適合描述電氣連概接關(guān)系和接口關(guān)系EDA工具必須炊提供元件機(jī)庫(kù)或宏單卸元庫(kù)優(yōu)點(diǎn)：直觀、形響象對(duì)表現(xiàn)層雁次結(jié)構(gòu)、話模塊化結(jié)孕構(gòu)更為方踢便缺點(diǎn)：不適于乞描述邏吹輯功能通用性、著可移植性久較弱數(shù)字系統(tǒng)站的設(shè)計(jì)描島述方法例電子秒鋸表電路湖的頂層患圖形文渠件數(shù)字系峰統(tǒng)的設(shè)畢計(jì)描述汪方法二、基允于HDL的設(shè)計(jì)硬件描述患語(yǔ)言（HDL，Har泊dwa撤re支Des吸c(diǎn)ri唯pti顏on精Lan陳gua笨ge）—是一種用形式化方法（即兔文本形式序）來(lái)描述澆和設(shè)計(jì)數(shù)瓶字電路和斯數(shù)字系統(tǒng)哲的語(yǔ)言。一種專桃門用于PLD設(shè)計(jì)的框高級(jí)模果塊化語(yǔ)喚言。是電子系后統(tǒng)硬件行為描述、結(jié)構(gòu)描述、邏輯描述的語(yǔ)端言。HDL常用來(lái)設(shè)梳計(jì)規(guī)模較父大、復(fù)姜雜的電子啟系統(tǒng)用HDL描述設(shè)計(jì)編程下肅載EDA工具綜合、仿真目標(biāo)文件所謂的高太層設(shè)計(jì)(Hi筆gh遠(yuǎn)Lev皮el肅Des井ign衣)方法數(shù)字系浪統(tǒng)的設(shè)匠計(jì)描述軍方法優(yōu)點(diǎn)：能形象化識(shí)、抽象地間表示電路此的結(jié)構(gòu)和冊(cè)行為適于描除述邏輯功能借用高級(jí)掏語(yǔ)言簡(jiǎn)化柜電路的描漲述具有電菌路仿真輕與驗(yàn)證由機(jī)制便于文檔便管理易于理壁解和移從植重用缺點(diǎn)：不如圖形稿設(shè)計(jì)方式末直觀較廣泛使龍用的有3種：VHD缸L、Ver的ilo勞gH疫DL和AHDL數(shù)字系抄統(tǒng)的設(shè)詳計(jì)描述獨(dú)方法VerilogHDLVHDL成為IEEE標(biāo)準(zhǔn)1995年1987年語(yǔ)法結(jié)構(gòu)√比VHDL簡(jiǎn)單語(yǔ)法結(jié)構(gòu)比較嚴(yán)格，模塊風(fēng)格比較清晰學(xué)習(xí)難易程度√容易掌握較難掌握建模能力門級(jí)開(kāi)關(guān)電路描述方面很強(qiáng)√系統(tǒng)級(jí)抽象能力較強(qiáng)測(cè)試激勵(lì)模塊容易編寫(xiě)√適合由多人合作完成的特大型項(xiàng)目（一百萬(wàn)門以上）?！梯^多的第三方工具的支持√仿真工具比較好用Ver插ilo的gH做DL與VHDL的比較數(shù)字系統(tǒng)橋的設(shè)計(jì)描天述方法VHDLVHSI陰CHa峽rdwa侮reD腰escr吸ipti食onL姜angu慢age（VHSI柱C——Very義Hig際hSp炭eed部Inte扶grat富edC襲ircu針its），甚高速著集成電制路硬件描扯述語(yǔ)言扶。來(lái)源于美跪國(guó)軍方。1987年成為IEE枝E標(biāo)準(zhǔn)。全方位HDL，包括后從系統(tǒng)渡到電路尿的所有王設(shè)計(jì)層泡次。支持結(jié)構(gòu)鋪、數(shù)據(jù)流位（邏輯）堅(jiān)和行為3種描述形竿式的混合清描述。數(shù)字系燭統(tǒng)的設(shè)裂計(jì)描述揪方法特點(diǎn)（1）數(shù)據(jù)類見(jiàn)型豐富標(biāo)準(zhǔn)數(shù)據(jù)框類型：不百僅有整數(shù)來(lái)、布爾、膨