EDA設計技術是指以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言為設計語言，以可編程邏輯器件為載體，以ASIC和SOC芯片為設計目標，以電子設計為應用方向的電子產(chǎn)品自動化設計過程。第1章數(shù)字邏輯與可編程邏輯的根底知識1.1數(shù)字邏輯設計根底1.2數(shù)字邏輯系統(tǒng)根本構成原理1.3現(xiàn)代數(shù)字系統(tǒng)設計的根本要素1.4現(xiàn)場可編程邏輯器件技術的演進1.1數(shù)字邏輯設計根底1.1.1二進制與邏輯代數(shù)二進制數(shù)制系統(tǒng)是數(shù)字設計的根底，它是以2為基數(shù)的計數(shù)體制，因而有兩個數(shù)碼“0〞和“1〞。二進制數(shù)碼不僅可以表示數(shù)量的大小，像十進制數(shù)那樣進行算術運算，還可以表示兩種不同的邏輯狀態(tài)，如開關的接通和斷開、電平的高和低、真和假、命題的正確與否等，進行邏輯運算。當二進制數(shù)用于表示邏輯狀態(tài)時，二進制數(shù)不再表示數(shù)值上的大小，數(shù)與數(shù)間的運算也不再是普通代數(shù)中的數(shù)值運算，而是對邏輯變量的邏輯運算。邏輯代數(shù)正是描述這些邏輯關系的一種數(shù)學方法。邏輯代數(shù)又稱為布爾代數(shù)，其最根本的運算有與、或、非三種，有八個根本定律、五個常用公式和三個根本運算規(guī)那么。1.與運算只有當決定事務結果的全部條件同時具備時，結果才會發(fā)生，這樣的因果關系稱為與邏輯。邏輯函數(shù)表達式為Y=A·B只有當輸入A和B都為“1〞時,邏輯輸出Y才為“１〞,其他情況都為“0〞,即“全1出1,有0出0〞。2.或運算在決定事物結果的諸條件中只要有一個滿足,結果就會發(fā)生,這樣的邏輯關系稱為或邏輯。邏輯函數(shù)表達式為Y=A+B只要邏輯輸入A或B中有一個為“1〞，輸出Y就為“1〞,而當輸入全為“0〞時,輸出才為“0〞,即“有1出1，全0出0〞。3.非運算決定事物的條件具備了，結果卻不發(fā)生，而此條件不具備時，結果一定發(fā)生，這樣的因果關系叫非邏輯。邏輯函數(shù)表達式為非邏輯的輸出總是輸入的取反，即輸入為“1〞，輸出為“0〞；輸入為“0〞，輸出為“1〞。實際的邏輯問題往往比以上三種根本邏輯復雜得多，但它們都是由根本的與、或、非邏輯導出來的，因此稱其為導出邏輯或復合邏輯。最常見的導出邏輯有與非、或非、與或非、異或以及同或等。1.1.2用二進制字表示數(shù)據(jù)一個二進制位只允許描述兩種可能的值，所以單位的二進制變量本身的應用是很有限的，但可以通過將二進制定義為適宜的組合方式，用二進制字來表示想要表示的任何事物。這是用二進制數(shù)來解決現(xiàn)實問題的關鍵所在。例如,有N個二進制位的二進制字Info=XN-1XN-2XN-3…X2X1X0具有2N種可能組合，就可以表示2N種不同的情形，也即數(shù)據(jù)信息。為方便起見，引進一些術語來處理二進制數(shù)組。一組二進制數(shù)通常被稱為字，而不考慮它使用的二進制數(shù)的位數(shù)。上面的Info是用N位二進制位表示的字。根據(jù)系統(tǒng)的不同，一個字中位〔bit〕數(shù)可能很重要，也可能不重要。在微計算機領域，字節(jié)指的是8bit字。討論二進制系統(tǒng)時，我們經(jīng)常引進一些2的冪次方的縮寫，概括如圖1-1所示。圖1-1二進制數(shù)的表示編碼：把現(xiàn)實情形表達成數(shù)字系統(tǒng)可以識別的“0〞、“1〞代碼m種情形，需要的二進制位為n，那么n為滿足關系

2n≥m的最小正整數(shù)。數(shù)字系統(tǒng)處理完后，信息是以“0〞、“1〞代碼的形式輸出的。要把處理結果返回給現(xiàn)實世界。解碼：就必須要將這些信息重新翻譯成為人們可以理解的現(xiàn)實語言。

eg：當要用二進制字來表示紅綠燈的通斷狀態(tài)時，可以采用兩位二進制數(shù)D=D0D1來表示，定義D0位表示紅綠燈，D1位表示通斷狀態(tài)，那么編碼如下：00——紅燈亮01——紅燈熄10——綠燈亮11——綠燈熄圖1-2編碼和解碼的過程需要注意的是，編碼和解碼兩個過程雖不是同步的，但并不是相互獨立的。編碼時，要表達的信息和二進制位間的對應關系是隨意的，但解碼時，必須注意要與編碼時的規(guī)那么相對應起來，才可以“翻譯〞出正確的現(xiàn)實信息。如上例中，編碼時定義的D0位表示紅綠燈的選擇，D1位表示燈的通斷狀態(tài)，解碼時就必須按照此規(guī)那么翻譯，否那么，經(jīng)過處理后返回的信息將是不準確的。1.1.3單元與層次層次設計方法：采用最根本的簡單數(shù)字單元來構成較復雜的單元。圖1-3層次設計的級別

圖1-4單元的概念

單元的概念三個二進制輸入變量A、B、C，根據(jù)我們的設計要求，構造相應的函數(shù)關系后，產(chǎn)生的輸出函數(shù)為f(A,B,C)。單元的輸入和輸出點稱為端口，單元通過端口同其他單元相連。在邏輯圖中，單元間的互連用表示信號流向路徑的連線來表示，該連線也稱濰傳輸線或簡稱為互連。單元與單元間的通信方式：串行傳輸并行傳輸圖1-5連接兩個單元的串行數(shù)據(jù)流路徑串行傳輸方式如圖1-5所示，單元A的輸出信號X，通過傳輸線傳到單元B的輸入端，各位在時間上是以順序的方式傳輸?shù)?。圖1-6并行數(shù)據(jù)流連接

并行傳輸方式是將一個字中所有各個數(shù)據(jù)位同時傳輸，并行信號流路徑只是簡單地由幾條分開的串行路徑組成的，每條串行線用于傳輸一個bit,如圖1-6所示為4bit的并行傳輸鏈。信號流還可擴展到任意位數(shù)。圖1-7多個單元連結在一起形成系統(tǒng)

圖1-8設計層次中的不同級別

如圖1-8所示，在最高(系統(tǒng)級)層次中，邏輯框內(nèi)部的結構是無關緊要的，只有整體功能是我們關心的對象。假設將范圍向下展開一層，就可以得到關于系統(tǒng)內(nèi)部組成的更多信息。在單元層次中，圖中表示的是可以完成更為根本操作的、組成系統(tǒng)功能的更小模塊。在再下一層次中，大的單元可以被分解成更為根本的單元，從而使更多的細節(jié)變得透明。在器件級層次中，設計者的興趣直接關注于用于構成根本單元的“構成模塊〞。圖1-8表示了層次方法是如何工作的：有時只關心復雜單元的總體功能，而在另一些時候，又可能需要理解構成根本單元的每個根本元素。不同層次關注的方面不同，并且層次的運算是從底層嵌套到頂層的。圖1-9常用門的表示1.1.4根本數(shù)字單元任何復雜的數(shù)字系統(tǒng)從原理上而言，最終都可以分解成根本的邏輯門和存儲器元件。

1.邏輯門2.觸發(fā)器具有存儲記憶一位二值信號功能的根本單元電路根據(jù)觸發(fā)器電路結構和功能的不同，可以分為RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器和T′觸發(fā)器等?？梢杂谜嬷当怼蔡匦员怼场⑻匦苑匠?、狀態(tài)轉換圖和時序圖來表示各觸發(fā)器的邏輯功能。不同的電路結構決定觸發(fā)器有不同的動作特點,可以采用特性表來描述不同類型觸發(fā)器的動作特性。1〕RS觸發(fā)器約束條件：RS=0RS觸發(fā)器根本的RS觸發(fā)器鐘控RS觸發(fā)器〔同步觸發(fā)器〕鐘控RS觸發(fā)器具有根本RS觸發(fā)器的功能，只是當時鐘CLK=1時它的輸出受輸入信號R和S的控制，而在CLK=0時處于自行保持狀態(tài)。

圖1-10鐘控RS觸發(fā)器(a)符號；(b)動作特點圖1-11JK觸發(fā)器(a)符號；(b)動作特點2)JK觸發(fā)器JK觸發(fā)器是一種功能全面，沒有任何約束條件的觸發(fā)器。3)D觸發(fā)器CLK=1：輸出Q僅僅是輸入D延遲一個時鐘周期后的值，即Q〔t+T〕=D〔t〕。D觸發(fā)器只有置0和置1的功能，CLK=0：實現(xiàn)保持功能

圖1-12鐘控D觸發(fā)器(a)符號；(b)動作特點

4)T觸發(fā)器T=1，輸出就翻轉；T=0，輸出保持Q〔t+T〕=Q(t)。

圖1-13T觸發(fā)器(a)符號；(b)動作特點

5〕T′觸發(fā)器T′觸發(fā)器沒有輸入端，只具有翻轉功能，即來一個CLK脈沖，觸發(fā)器就翻轉一次，Q〔t+T〕=Q(t)。

以上各種觸發(fā)器雖然在電路結構和功能上都不盡相同，但它們都具有以下根本特點：(1)具有兩個能夠自行保持的穩(wěn)定狀態(tài)，用來表示二進制的1和0，或邏輯狀態(tài)的1和0;(2)根據(jù)不同的輸入信號可以置成1或0狀態(tài),即在外加輸入信號的觸發(fā)下，觸發(fā)器可以改變原來的狀態(tài)；(3)在輸入信號消失后，能將獲得的新狀態(tài)保持下來，具有記憶功能。

3.鎖存器鎖存器是能夠跟隨數(shù)據(jù)變化并傳送這些變化到一根輸出線的邏輯元件。使用簡單的邏輯門可以構成SR鎖存器、D鎖存器等幾類。1〕SR鎖存器當置位端S有效時，輸出值被強制為Q=1；當復位端R有效時，輸出值被強制為Q＝0；置位端S和復位端R都無效時，處于保持狀態(tài)；其他狀態(tài)是禁止使用的。圖1-14SR鎖存器

2〕D鎖存器D鎖存器只有一個作為輸入數(shù)據(jù)位碼的輸入端D，它具有鎖定D的值并追蹤其任何變化的能力。當D=0，強制輸出Q=0，并保持；D=1，強制輸出為Q=1，進入另一個穩(wěn)態(tài)。圖1-16D鎖存器(a)符號；(b)邏輯圖解；(c)特性表

圖1-17時鐘SR鎖存器(a)符號；(b)邏輯圖解3〕時鐘同步的SR鎖存器和D鎖存器時鐘SR鎖存器是將SR鎖存器的輸入信號R、S和時鐘信號相與后再作為輸入信號的，其輸入信號為：R′=R·CLKS′=S·CLK

同樣，時鐘D鎖存器也是這樣構成的，其有效輸入為D與CLK信號的相與：D′=D·CLK

以上鎖存器都具有如下主要特性：(1)輸出Q(t)跟隨上一時刻的輸入變化；(2)使用雙穩(wěn)態(tài)電路實現(xiàn)存儲，從而可以保持Q的狀態(tài)。

圖1-19存儲器(a)存儲單元；(b)8位存儲陣列4.存儲器RAMROMPROM1.1.5組合邏輯電路與時序邏輯電路1.組合邏輯電路電路的輸出只與當時的輸入信號有關，而與電路過去的狀態(tài)無關。由無記憶元件組成，而不會含有存儲器、觸發(fā)器等記憶元件。eg：編碼器、譯碼器、數(shù)據(jù)選擇器、加法器和相等比較器等。

圖1-202/4譯碼器(a)符號；(b)功能表1〕譯碼器譯碼器是將二進制代碼轉化成特定信息的部件。X/Y譯碼器有X個選擇位和Y=2X個輸出。圖1-21相等比較器(a)符號；(b)內(nèi)部邏輯電路2)相等比較器檢測輸入的兩個二進制數(shù)是否逐位相同相等那么輸出f＝1,否那么f＝0。

圖1-224選1多路開關(a)4選1開關操作；(b)功能表3)多路復用器〔多路選擇器〕多輸入，一輸出。輸出通過控制字S1S0來實現(xiàn)圖1-231∶4DEMUX(a)1∶4DEMUX的操作；(b)功能表4)多路輸出選擇器一輸入，多輸出。S1S0確定把輸入變量X送到哪個輸出上。

圖1-24多路傳輸系統(tǒng)5〕多路傳輸系統(tǒng)6)算術運算電路最根本的算術運算電路有半加器和全加器兩種。2.時序邏輯電路電路的輸出信號不僅與當時的輸入信號有關，還取決于電路前面時刻的狀態(tài)，也即與電路原來的狀態(tài)有關。根據(jù)時序電路中各級觸發(fā)器時鐘端連接方式的不同，時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。同步時序電路中，全部時鐘并聯(lián)在一起，統(tǒng)一受系統(tǒng)時鐘的控制，各個觸發(fā)器是同步動作的;異步時序電路中各級觸發(fā)器的連接不是完全相同的，狀態(tài)變化也不是同步的。最常用的時序邏輯電路有存放器、計數(shù)器等。圖1-27存放器(a)單個單元；(b)8位存放器1〕存放器(1)根本的8位存放器。存放器是可以用來存儲多個字的存儲單元模塊，能夠接收、存放和發(fā)送數(shù)碼。存放器可以由各種類型的觸發(fā)器等根本單元來構成，根據(jù)時鐘信號，存放器載入輸入信號，并暫存于各個根本單元中，然后發(fā)送信號。圖1-28移位存放器(a)根本單元；(b)串行載入移位存放器(2)移位存放器移位存放器不僅可以用來存儲信息，還具有移位功能組合邏輯時序邏輯電路存儲元件反響網(wǎng)絡時序邏輯電路的結構框圖

圖1-33嵌入系統(tǒng)的根本構成1.2數(shù)字邏輯系統(tǒng)根本構成原理1.2.1典型的系統(tǒng)構成基于計算機平臺的軟件系統(tǒng)數(shù)字系統(tǒng)基于計算機內(nèi)核的軟硬件協(xié)同嵌入系統(tǒng)

〔SOC〕以狀態(tài)機為核心的硬件系統(tǒng)數(shù)字邏輯系統(tǒng)需要完成的任務可歸納如下：(1)將現(xiàn)實世界的信息轉化為電子系統(tǒng)可以理解的“0〞、“1〞代碼，并存儲在系統(tǒng)中；(2)采用一定的設計工具和處理算法，用數(shù)字“0〞和“1〞完成要求的計算和操作；(3)將處理后的結果(以“0〞、“1〞代碼表示)轉化為我們可以理解的語言或表達方式，返還給現(xiàn)實世界。為完成上述任務，到達系統(tǒng)預定的功能要求，傳統(tǒng)的數(shù)字邏輯系統(tǒng)可以采用狀態(tài)轉換圖、狀態(tài)轉換表、狀態(tài)方程組、時序圖、真值表、卡諾圖等描述工具建立系統(tǒng)的動態(tài)模型。但對復雜的數(shù)字系統(tǒng)很難進行整體的描述。系統(tǒng)算法模型將系統(tǒng)要實現(xiàn)的功能看成是應實現(xiàn)的某種運算，當運算復雜時把它分解為一系列的子運算，如還無法實現(xiàn)就繼續(xù)分解，直到分解為一系列的可實現(xiàn)的簡單運算為止。實現(xiàn)功能運算子運算……簡單運算〔分解〕〔再分解〕圖1-34數(shù)據(jù)處理單元和控制單元系統(tǒng)算法模型特點：(1)含有假設干子運算，這些子運算可以完成對要處理的數(shù)據(jù)或信息的傳輸、存儲等；(2)具有相應的控制序列，控制子運算按一定的規(guī)律有序的進行。實現(xiàn)所有的子運算對各子運算控制1.2.2系統(tǒng)設計方法與技術指標

如何對其進行系統(tǒng)的構成，以最優(yōu)化的性能〔如速度、功耗、復原性等指標〕，最低廉的本錢〔如芯片面積、集成密度等〕來實現(xiàn)該系統(tǒng)的技術。

軟根據(jù)用戶需要權衡選擇采用哪一種系統(tǒng)方案軟硬硬邏輯設計構造一數(shù)字網(wǎng)絡〔實現(xiàn)特定任務〕實現(xiàn)一個特定的函數(shù)

步驟：(1)確定問題；(2)分解問題；(3)構造設計；(4)電路仿真。圖1-35組合邏輯電路的設計過程1.組合邏輯設計方法與性能特征

1)組合邏輯設計方法組合邏輯設計就是在給定邏輯功能和要求的前提下，通過某種設計方式，得到滿足功能要求的最簡邏輯電路。圖1-36邏輯功能表表示舉例(a)邏輯模塊符號；(b)功能表(1)功能表〔真值表〕(2)布爾表達式(3)標準邏輯表達式

乘積之和形式SOP每個變量必須以通常形式或以補碼形式出現(xiàn)和之乘積形式POS

圖1-37反相器(a)符號；(b)理想的波形2)設計性能特征(1)邏輯延遲時間圖1-37(a)所示的反相器:該反相器的輸入為A，輸出為A。假設在時間t=0時輸入的值從A=0變化到A=1，理想的情形下，在相同的時刻輸出將從A=1變化到A=0，如圖1-37(b)所示。由于物理參數(shù)(比方電子開關網(wǎng)絡中的電壓)，是不能瞬時改變的。所以，在實驗室中測出的波形與圖中所描繪的波形將有很大的差異，輸出響應將會延遲，因為信號改變需要一段有限的時間。(2)扇入和扇出所謂扇入，是指數(shù)字邏輯門的輸入端的數(shù)目。邏輯門的切換時間取決于輸出驅動的邏輯門的數(shù)目，即邏輯門的扇出，增加扇出會降低經(jīng)過門的邏輯流速度。對于扇出N，其延遲約為tpN=tp0+N·tpLtp0稱為“無負載〞條件〔內(nèi)部延遲〕，表示扇出為0的情形。tpL是驅動負載的附加延遲時間。雖然有時采用大扇出網(wǎng)絡將使邏輯設計更為容易，但物理層次級別的延遲通常限制了設計只能用相對較小的扇出值。

圖1-38傳輸延遲的計算(a)沒有負載(扇出=0)的情形；(b)扇出=1的情形(3)邏輯級聯(lián)以下圖是一個線性的反相器級聯(lián)鏈。每個門相對應的延遲時間為tdn。級聯(lián)鏈的總延遲可通過將各反相器的延遲相加進行估計，即AB總延遲：td=td1+td2+td3+td4td=4tpo+3tpl+tLt1=tpo+3tplt2=tpo+tplt3=tpo+2tplt4=tpo+tLtd=4tpo+6tpl+tL圖1-40時序邏輯電路的結構圖

2.時序邏輯設計方法

時鐘電路是時序邏輯設計的核心。

設計方法：(1)從給定的邏輯圖中寫出電路的輸出方程和觸發(fā)器的驅動方程，將觸發(fā)器的驅動方程帶入特性方程得到狀態(tài)方程；(2)經(jīng)過一系列計算得到狀態(tài)轉換表；(3)用時序圖或狀態(tài)轉換圖表示狀態(tài)的變化規(guī)律；(4)根據(jù)狀態(tài)轉化圖或時序圖說明電路的邏輯功能。

1.3現(xiàn)代數(shù)字系統(tǒng)設計的根本要素1.3.1數(shù)字邏輯系統(tǒng)設計的根本方法和根本流程1.設計模式圖1-42自頂向下與自底向上的比較自底向上：從傳統(tǒng)的手工設計開展而來的。從選擇具體的元器件開始的。CAD軟件也是這種。優(yōu)點：符合硬件設計工程師的傳統(tǒng)習慣缺點：在進行底層設計時，缺乏對整個系統(tǒng)總體性能的把握

自頂向下：EDA技術最常用的模式。

設計者首先從整體上規(guī)劃整個系統(tǒng)的功能和性能，然后對系統(tǒng)進行劃分，分解為規(guī)模較小、功能較為簡單的局部模塊，并確立它們之間的相互關系，這種劃分過程可以不斷地進行下去，直到劃分得到的單元可以映射到物理實現(xiàn)。優(yōu)點：隨時調(diào)整，保證設計結果正確性，縮短設計周期2.根本設計流程行為描述：形容模塊的功能和行為；數(shù)據(jù)流描述：RTL〔存放器傳輸級〕方式描述，形容數(shù)據(jù)流如何在存放器間傳輸；邏輯綜合：將RTL方式描述的程序轉化為根本邏輯元件表示的文件，得到系統(tǒng)的邏輯電路原理圖。再對綜合結果在門電路級上進行仿真，如仿真結果正常，那么硬件設計結束。1.3.2設計的根本工具1.設計輸入與編輯工具傳統(tǒng)：電路原理圖?，F(xiàn)在：混合輸入方式或行為描述方式，設計者往往不需要直接或完整地考慮系統(tǒng)的結構構成，而側重于系統(tǒng)的體系和功能的HDL行為描述。這樣的設計輸入到電路構成之間的映射、轉換和優(yōu)化，那么可由編譯、綜合的過程來完成。2.設計綜合工具EDA設計的核心。給定電路應實現(xiàn)的功能描述和實現(xiàn)此電路的約束條件〔如速度、面積、功耗、電路類型等〕，獲得一個滿足條件要求的設計方案或電路結構。

3.設計實現(xiàn)工具將功能定義和邏輯劃分轉換為電路的物理實現(xiàn)。不管是采用工藝集成ASIC(專用集成電路)作為目標實現(xiàn)的物理載體，還是采用現(xiàn)場集成FPGA作為目標實現(xiàn)的物理載體，在實現(xiàn)布局布線工具操作前，都會要求設計者指定目標載體及其約束條件。4.仿真驗證工具驗證：如何證明設計中沒有錯誤，采用什么樣的驗證手段和驗證策略。仿真是設計驗證的主要形式。5.數(shù)據(jù)下載與編程工具1)對于SRAMFPGA的在系統(tǒng)可重配置技術〔ISR〕兩種方式：其一是通過連接電腦的電纜下載。SRAM具有掉電后數(shù)據(jù)易失的特性。

其二是利用SRAMFPGA周邊配置的PROM中的網(wǎng)表數(shù)據(jù)。在FPGA加電時，會自動啟動數(shù)據(jù)下載程序，將PROM中的芯片功能定義數(shù)據(jù)流自動載入FPGA，實現(xiàn)FPGA的數(shù)據(jù)配置。2)對FlashMemoryFPGA或E2PROMPLD的在系統(tǒng)可編程〔ISP〕

3)對反熔絲FPGA的專用編程器數(shù)據(jù)燒錄反熔絲FPGA的編程原理，是根據(jù)芯片功能定義網(wǎng)表文件的要求，通過公司專門配用的數(shù)據(jù)燒錄器，實現(xiàn)在數(shù)據(jù)下載的過程中，由燒錄器給定的程序指引，將相應的需要編程的熔絲進行融通，實現(xiàn)應有的邏輯定義。

1.3.3目標芯片數(shù)字系統(tǒng)設計的目標是集成電路的系統(tǒng)實現(xiàn)。主要的實現(xiàn)途徑可以分成：①工藝集成技術;②現(xiàn)場集成技術。所謂工藝集成技術，是指通過VLSI工藝去實現(xiàn)的集成電路的制作過程，其目標芯片是ASIC〔專用集成電路〕。工藝技術：有雙極電路工藝、CMOS電路工藝和雙極/CMOS工藝。電路構成：全定制IC：各方面進行全優(yōu)化的用戶系統(tǒng)設計；半定制IC：在支付一定代價的條件下，獲取另一些特征指標。所謂現(xiàn)場集成技術，是指通過以FPGA〔現(xiàn)場可編程門陣列〕為代表的可編程邏輯器件去現(xiàn)場實現(xiàn)數(shù)字系統(tǒng)的設計?！膊恍枰槿胄酒牟季植季€和工藝，可隨時改變邏輯功能〕?；赟RAM編程的FPGA主要有三類基于E2PROM或Flash開關編程的CPLD基于反熔絲編程的FPGA。1.3.4硬件描述語言HDLVHDL(VHSICHardwareDescriptionLanguage)標準的硬件描述語言，支持系統(tǒng)級、電路板級、芯片級、門級不同層次。VHDL的優(yōu)點：1〕功能強大，靈活性強；可用簡明代碼進行復雜設計。2〕不依賴于器件設計；不需選擇一個用來實現(xiàn)設計的器件。3〕可移植性；允許設計者對設計描述進行模擬，節(jié)約時間。同一個VHDL設計描述可以在不同的設計工程中采用。4〕性能評估能力；5〕上市時間快，本錢低。缺乏：〔1〕電路采用高級的簡明結構VHDL描述，意味著放棄了對電路門級實現(xiàn)定義的控制；〔2〕由綜合工具生成的邏輯實現(xiàn)效果有時不優(yōu)化；〔3〕采用工具的不同導致綜合質量不一樣。設計步驟：(1)設計要求的定義；(2)用VHDL進行設計描述〔系統(tǒng)描述與代碼設計〕；(3)原代碼模擬；(4)設計綜合、設計優(yōu)化和設計的布局布線；(5)布局、布線后的設計模塊模擬；(6)設計實現(xiàn)的工作〔如芯片的物理幅員設計、可編程門陣列器件的編程等〕。圖1-47設計實體的組成

模型結構：在VHDL中，根本單元是設計實體。

可是系統(tǒng)，也可是一個芯片、邏輯器件，或一個最簡單的門電路。描述電路的外部特征〔接口說明〕描述電路的內(nèi)部邏輯1.4現(xiàn)場可編程邏輯器件技術的演進1.4.1可編程邏輯器件結構的演進1．集成電路開展經(jīng)歷：SSI、MSI、LSI、VLSI、ULSIPLD器件的開展過程：圖1-49SPLD的根本原理2．SPLD的構成原理與表示方法

結構簡單，功能有限。實現(xiàn)原理：任何組合函數(shù)都可以表示為積之和、和之積的表達式。內(nèi)部是由輸入與門陣列和輸出或門陣列組成的。圖1-50PLD采用的邏輯符號(a)PLD輸入緩沖器；(b)與門；(c)與門在PLD中的表示方法；(d)或門；(e)或門在PLD中的表示方法；(f)四個乘積項的或門圖1-51ROM的根本結構3.存儲器把地址作為輸入，每個存儲單元的值作為輸出，不同的輸入地址對應不同的輸出數(shù)據(jù)。圖1-524×3ROM(a)編程前；(b)編程后；(c)作為存儲器圖1-53典型的PLA陣列

4．PLA

輸入與陣列和輸出或陣列均可編程

圖1–54PAL器件根本結構原理

5．PAL器件〔可編程陣列邏輯〕與陣列可編程，或陣列固定不變。6.GAL器件〔通用陣列邏輯器件〕根本結構上沿襲了PAL的與/或結構，但編程結構采用了EPROM和E2PROM開關，可實現(xiàn)屢次重復編程。與PAL相比，GAL的輸出局部配置了輸出邏輯宏單元，不僅可以使輸出信號反響回輸入端，還可以對輸出端進行一定的邏輯定義和編程，使其比PAL芯片更為靈活。

圖1-55GAL器