集成電路設計實驗報告CMOS運算放大器設計班級11電子A班姓名葛坤學號1115102016教師程夢璋華僑大學電子工程系目錄TOC\o"1-5"\h\z一、運算放大器1二、電路結構分析22.1、小信號等效電路22.2、直流開環(huán)電壓增益22.3、輸入輸出電壓傳輸方程32.4、電路的零極點42.5、小信號帶寬42.6、共模抑制比5三、電路參數設計53.1、運算放大器的手工計算53.2、驗證手工計算的運放主要參數7四、仿真結果與分析81、運放的輸入失調電壓仿真92、運放的共模輸入范圍103、運放的輸出電壓擺幅特性104、運放的小信號相頻和幅頻特性115、運放的靜態(tài)功耗136、運放的轉換速率分析137、運放的共模抑制比分析148、運放的電源電壓抑制比分析149、運放各器件仿真結果和手算結果對比15#7、運放的共模抑制比分析運放的共模抑制比是測試運放對共模信號的抑制能力。仿真方法是在運放的開環(huán)狀態(tài)下，在運放的同相和反相輸入端同時加入一個幅度為IV的交流小信號源，對電路進行交流小信號分析，仿真結果如圖4.7所示。從仿真結果可得，運放的低頻共模電壓增益為0.521dB。因為運放的共模抑制比（dB為單位）等于其差模電壓增益（dB）減去共模電壓增益（dB）,差模電壓增益是82.9dB，所以運放的共模抑制比近似為82.38dB，大于運放的指標要求值。圖4.7、運放的共模抑制比分析8、運放的電源電壓抑制比分析運放的電源電壓抑制比是測試運放的抗電源電壓波動或噪聲能力。仿真運放的電源抑制比的方法：將運放接成單位增益結構，運放的正輸入端設置2.5V的直流電壓，在5V的運放供電電源串聯一個1V的交流小信號源。通過交流小信號分析得到運放的電源抑制比特性曲線如圖4.8所示，所以運放的電源抑制比為82.5dB，滿足指標的要求。

冒小黠BEi?0Label[ExpressionsndB20(VFC7out"))|.S8E3|-82.5dB-20-30'40oO56-s0A80-90-F10°101102io2io4freq(Hz)IO5IO5Zill■■■lllll■■IIH■Si?107108冒小黠BEi?0Label[ExpressionsndB20(VFC7out"))|.S8E3|-82.5dB-20-30'40oO56-s0A80-90-F10°101102io2io4freq(Hz)IO5IO5Zill■■■lllll■■IIH■Si?107108[cadence]圖4.8、運放的電源抑制比分析9、運放各器件仿真結果和手算結果對比運放的各個器件的仿真結果和手算結果對比見表4.9。可以看出每個器件的長寬比都有一些不同，這是因為運放的手工計算只是一種估算，是忽略了晶體管的很多高階效應的近似結果，因此，版圖設計要用仿真確定的參數值。表4.9、運放設計的仿真結果和手算結果對比器件寬長比手算估算值仿真W(um)仿真L（um）仿真確定值(WL)1和（W/L）2183.612001.5133.33(WL)3和（W/L）415.46301.520（W/L）566.1566.15166.15（W/L）6103.36116?51.577.67（W/L）748.3172.51.548.33（W/L）8和（W/L）96.62351.523.33（W/