一種多通道電流注入加倍模塊的設(shè)計(jì)

1節(jié)點(diǎn)歷史電流注入值的合并電力暫時(shí)模擬主要分析線路故障或操作后可能發(fā)生的暫時(shí)過(guò)載、電流、系統(tǒng)波形和波形變形。電子表格的數(shù)字模擬主要分為在線模擬和實(shí)時(shí)模擬。電子表格的模擬程序（eiter）。加拿大公司的RTDS和RT-LAB等仿真工具一般基于PC群或者DSP組來(lái)實(shí)現(xiàn)并行仿真計(jì)算,然而基于通用處理器或DSP并行計(jì)算模式的仿真通常具有較大的通信延時(shí)或并行度不高,導(dǎo)致實(shí)時(shí)仿真步長(zhǎng)增大,對(duì)電力電子器件的仿真準(zhǔn)確性降低.FPGA配置靈活,并行處理快、通信延時(shí)小的特點(diǎn)在電磁暫態(tài)實(shí)時(shí)仿真中得到了廣泛的應(yīng)用.在大小步長(zhǎng)交互接口、節(jié)點(diǎn)矩陣方程求解、節(jié)點(diǎn)歷史電流注入值合并等重要環(huán)節(jié)發(fā)揮了巨大作用.節(jié)點(diǎn)歷史電流注入值的合并是整個(gè)電網(wǎng)方程求解前最重要的環(huán)節(jié).計(jì)算電網(wǎng)中某一節(jié)點(diǎn)的歷史電流注入值,須計(jì)算出該節(jié)點(diǎn)所連接所有支路的諾頓等效歷史電流源并累加.例如,節(jié)點(diǎn)1在電路中連接了3個(gè)RLC元件,2個(gè)開(kāi)關(guān)元件,節(jié)點(diǎn)1的歷史電流總注入值就是這5個(gè)元件的支路諾頓等效歷史電流源之和.在實(shí)際的系統(tǒng)中,元件區(qū)按照元件類(lèi)型來(lái)劃分不同處理模塊,各個(gè)模塊間數(shù)據(jù)是不透明的.因此要得到對(duì)某一節(jié)點(diǎn)的歷史電流總注入值,需要先在各個(gè)元件更新模塊內(nèi)部計(jì)算出該類(lèi)元件的節(jié)點(diǎn)歷史電流注入值,然后再通過(guò)節(jié)點(diǎn)電壓向量求解模塊的加法樹(shù)結(jié)構(gòu)進(jìn)行合并.所以每一類(lèi)元件中都需要一個(gè)NICA(NodeInjectedCurrentAccumulation)模塊.例如RLC模塊中的NICA的作用就是將40個(gè)RLC元件對(duì)電網(wǎng)所有64個(gè)節(jié)點(diǎn)的電流貢獻(xiàn)計(jì)算出來(lái),累加合并形成64維節(jié)點(diǎn)注入電流向量rlc_di0.2電流疊加合并問(wèn)題分析由于元件計(jì)算模塊串行輸出的電流值可以屬于任意一個(gè)節(jié)點(diǎn),加上拓?fù)渚W(wǎng)絡(luò)的不對(duì)稱(chēng)性,導(dǎo)致數(shù)據(jù)集之間相互交叉,且長(zhǎng)度不定,即節(jié)點(diǎn)電流合并是一個(gè)多數(shù)據(jù)集混合合并的過(guò)程.另外,由于加法器需要3個(gè)時(shí)鐘周期來(lái)完成一次雙精度電流值的加法,因此若連續(xù)幾個(gè)輸出電流恰好是對(duì)同一節(jié)點(diǎn)的注入,則要求新數(shù)據(jù)等待加法器完成加法運(yùn)算后再輸入.舉例來(lái)說(shuō),假設(shè)元件計(jì)算模塊輸出的i以上兩個(gè)問(wèn)題對(duì)簡(jiǎn)化控制邏輯,縮短累加延時(shí)提出了高要求,否則難以滿足EMTP系統(tǒng)的實(shí)時(shí)性仿真要求.3a、b、c給定N個(gè)相互交叉、長(zhǎng)度不定且無(wú)序的雙精度數(shù)據(jù)集,分別表示為A、B、C…;每個(gè)數(shù)據(jù)集有m為解決該問(wèn)題,文獻(xiàn)文獻(xiàn)以上提出的電路并不能解決多數(shù)據(jù)集混合累加的問(wèn)題,隨著多數(shù)據(jù)集問(wèn)題的引入,控制邏輯和存儲(chǔ)單元將大大增加.4多數(shù)據(jù)集累累電路設(shè)計(jì)與性能分析4.1讀取電流相關(guān)的數(shù)據(jù)集存儲(chǔ)結(jié)構(gòu)由于元件區(qū)計(jì)算模塊均采用深度流水結(jié)構(gòu),NICA模塊每個(gè)時(shí)鐘周期從計(jì)算模塊得到1個(gè)電流值.為解決混合累加問(wèn)題,給每一個(gè)電流值附帶一個(gè)節(jié)點(diǎn)號(hào)跟隨整個(gè)計(jì)算過(guò)程.處理該計(jì)算任務(wù)的基本結(jié)構(gòu)是如圖1所示的一個(gè)加法器和一個(gè)存儲(chǔ)結(jié)構(gòu)組成的累加單元.加法器在獲取輸入電流對(duì)應(yīng)的端點(diǎn)號(hào)后就需要先判斷存儲(chǔ)單元該節(jié)點(diǎn)位置是否有值.若有值則說(shuō)明之前存在對(duì)該節(jié)點(diǎn)的更新,因此需要讀取該值與輸入電流進(jìn)行相加.為了控制同一數(shù)據(jù)集的電流相累加,需要添加控制邏輯判斷電流所屬的數(shù)據(jù)集,使相同數(shù)據(jù)集的數(shù)據(jù)相加.由于BlockRAM只能在地址有效的后一個(gè)周期才能輸出數(shù)據(jù),因此首先考慮通過(guò)寄存器組來(lái)實(shí)現(xiàn).寄存器組在獲得輸入端點(diǎn)號(hào)的同一個(gè)周期內(nèi)判斷對(duì)應(yīng)地址是否有值,并且在該周期內(nèi)輸出對(duì)應(yīng)地址數(shù)據(jù),可以節(jié)省不必要的控制邏輯.然而基于寄存器組的存儲(chǔ)結(jié)構(gòu)面臨資源消耗過(guò)大的問(wèn)題:圖2顯示了采用寄存器組讀取數(shù)據(jù)時(shí)對(duì)邏輯資源的消耗.輸出數(shù)據(jù)的每一位,都有可能來(lái)源于任意64組寄存器中對(duì)應(yīng)的比特位,因此一位數(shù)據(jù)的選擇就需要消耗一個(gè)64選1的多路選擇器,若采用4輸入mux進(jìn)行綜合共消耗21個(gè)mux_4并經(jīng)過(guò)3個(gè)mux_4邏輯級(jí).對(duì)于一個(gè)位寬64位的輸出數(shù)據(jù),需要64組上述邏輯結(jié)構(gòu),對(duì)邏輯資源造成了極大消耗.根據(jù)XilinxVivado工具對(duì)上述結(jié)構(gòu)的綜合,在采用Virtex-7690t開(kāi)發(fā)板的情況下,該寄存器組結(jié)構(gòu)消耗約2%的LUT資源,最大時(shí)鐘頻率80MHz.考慮到整個(gè)系統(tǒng)有大量NICA模塊,這樣的結(jié)果無(wú)論在時(shí)鐘頻率還是資源消耗方面都無(wú)法滿足整個(gè)系統(tǒng)的實(shí)現(xiàn)要求.4.2節(jié)點(diǎn)狀態(tài)存儲(chǔ)結(jié)構(gòu)對(duì)于上述問(wèn)題,本文提出了控制邏輯較為簡(jiǎn)單,同時(shí)又具有高處理效率的硬件實(shí)現(xiàn)方案.其結(jié)構(gòu)如圖3所示.NICA計(jì)算結(jié)構(gòu)由三部分組成:輸入緩存FIFO、加法器及其控制邏輯、以及存儲(chǔ)單元.輸入緩存FIFO的加入主要是因?yàn)樵揘ICA結(jié)構(gòu)吞吐率小于電流輸出模塊,因此需要加入FIFO來(lái)緩存阻塞的數(shù)據(jù).FIFO分為存儲(chǔ)電流值的IequFIFO以及存儲(chǔ)對(duì)應(yīng)元件節(jié)點(diǎn)號(hào)的NodeFIFO,過(guò)程中須始終保持電流值與對(duì)應(yīng)的節(jié)點(diǎn)號(hào)處于同樣的處理流程.兩個(gè)FIFO的控制信號(hào)完全一致,寫(xiě)端口與元件更新模塊相連實(shí)時(shí)接收輸出的電流值及節(jié)點(diǎn)號(hào);讀端口受到NICA模塊控制邏輯控制,在加法器工作狀態(tài)為空閑時(shí)輸出電流值以及節(jié)點(diǎn)號(hào).由于電流的加法需要通過(guò)三級(jí)加法器,為了將節(jié)點(diǎn)號(hào)與之同步,也同樣需要通過(guò)三級(jí)寄存器延時(shí).存儲(chǔ)模塊同樣分為電流存儲(chǔ)單元(injected_currentmemory)和節(jié)點(diǎn)狀態(tài)寄存器(node_stat_register).電流存儲(chǔ)模塊從加法器的輸出獲取累加之后的電流并存入其對(duì)應(yīng)節(jié)點(diǎn)的地址區(qū)域.而節(jié)點(diǎn)狀態(tài)寄存器表征與該節(jié)點(diǎn)對(duì)應(yīng)的電流存儲(chǔ)地址中是否有值.例如,加法器輸出1號(hào)節(jié)點(diǎn)的電流更新I從FIFO讀取電流進(jìn)行累加的流程如圖4所示.用該結(jié)構(gòu)實(shí)現(xiàn)電流累加的關(guān)鍵在于對(duì)加法器輸出電流節(jié)點(diǎn)對(duì)應(yīng)地址memory的空、滿判斷.該判斷直接影響下一步加法器的輸入.若為空則說(shuō)明加法器下一周期可以繼續(xù)從FIFO讀取數(shù)據(jù),若為滿則表示下一周期加法器需要進(jìn)行累加操作,暫停從FIFO讀取數(shù)據(jù).相較采用寄存器來(lái)存儲(chǔ)電流值的方式,改用BlockRAM可以節(jié)省大量邏輯資源.雖然還是需要添加表示memory各個(gè)地址狀態(tài)的節(jié)點(diǎn)狀態(tài)寄存器組,但其位寬只有一位,所消耗的邏輯資源可忽略不計(jì).下面以一個(gè)實(shí)例簡(jiǎn)單演示該結(jié)構(gòu)工作機(jī)制.假設(shè)元件計(jì)算區(qū)流水線輸出給NICA的電流依次為I圖中箭頭標(biāo)記了時(shí)間順序.由圖5可見(jiàn),在第7周期時(shí),由于加法器需要進(jìn)行tempreg與memory輸出數(shù)值的合并,導(dǎo)致FIFO中的數(shù)據(jù)無(wú)法被讀出,FIFO的讀信號(hào)暫時(shí)停止(stall).發(fā)生FIFO暫停讀取次數(shù)取決于節(jié)點(diǎn)相同的輸入電流個(gè)數(shù).最壞情況是對(duì)于FIFO中的每個(gè)注入電流,都存在與之節(jié)點(diǎn)重合的來(lái)自其它支路的注入電流.此時(shí)FIFO暫停讀取的情況最為嚴(yán)重,每輸入一個(gè)數(shù)據(jù)就會(huì)在下一個(gè)時(shí)鐘周期堵塞一拍.例如一種極端情況:每個(gè)輸入電流都針對(duì)同一節(jié)點(diǎn),假設(shè)共有N個(gè)輸入電流,則阻塞周期大約為N-1.在第15個(gè)周期,所有輸入電流合并完畢,NICA模塊工作也就此結(jié)束.此時(shí)memory存儲(chǔ)了當(dāng)前更新完畢的所有元件對(duì)整個(gè)電網(wǎng)節(jié)點(diǎn)的電流注入向量.對(duì)于n端點(diǎn)元件就需要n個(gè)電流存儲(chǔ)BlockRAM,最后它們會(huì)與其它類(lèi)型元件電流存儲(chǔ)單元共同輸入節(jié)點(diǎn)電壓更新模塊做最后的合并工作,形成電網(wǎng)總節(jié)點(diǎn)電流注入向量.4.3nica算法設(shè)計(jì)NICA模塊處理延時(shí)主要可分為三部分:輸入延時(shí)、FIFO阻塞延時(shí)以及計(jì)算延時(shí).輸入延時(shí)是指從計(jì)算模塊輸出給NICA的第一個(gè)電流值到最后一個(gè)電流值的時(shí)間.由于計(jì)算模塊每周期處理一批數(shù)據(jù),因此輸入延時(shí)就等于元件個(gè)數(shù)N.FIFO阻塞延時(shí)主要來(lái)自對(duì)相同節(jié)點(diǎn)注入電流的累加.因此其堵塞時(shí)鐘數(shù)與節(jié)點(diǎn)相同注入電流個(gè)數(shù)相關(guān).在最壞情況下每個(gè)輸入電流都會(huì)形成一次累加,造成FIFO一個(gè)時(shí)鐘周期的阻塞.此時(shí)NICA的吞吐率降低為元件計(jì)算模塊吞吐率的二分之一,每?jī)蓚€(gè)時(shí)鐘周期處理一個(gè)數(shù)據(jù)(即0.5data/cycle).考慮最后一個(gè)電流值從元件計(jì)算模塊輸入至FIFO時(shí),已經(jīng)經(jīng)過(guò)N個(gè)時(shí)鐘周期,FIFO內(nèi)部最多已經(jīng)累積了(N-N×0.5)=N/2個(gè)數(shù)據(jù).而N/2個(gè)數(shù)據(jù)全部輸入至加法器又需等待(N/2)/0.5=N個(gè)時(shí)鐘周期.因此阻塞延時(shí)時(shí)鐘周期數(shù)為N.事實(shí)上阻塞延時(shí)的計(jì)算是保守的,因?yàn)樵贔IFO最先輸出的4個(gè)時(shí)鐘周期內(nèi),存儲(chǔ)單元均為空,是不可能發(fā)生阻塞的.而在FIFO數(shù)據(jù)全部被讀空后,加法器流水線中的數(shù)據(jù)也不可能再造成阻塞.NICA計(jì)算延時(shí)大部分已經(jīng)隱藏于輸入延時(shí)與FIFO堵塞延時(shí).因此需要納入延時(shí)統(tǒng)計(jì)的是FIFO數(shù)據(jù)全部輸入之后的計(jì)算延時(shí).由于加法器采用三級(jí)流水線,最后一個(gè)數(shù)據(jù)輸入后在其前級(jí)仍有殘留數(shù)據(jù),可能發(fā)生電流合并計(jì)算造成加法器額外延時(shí)最壞情況下,最后一個(gè)輸入電流進(jìn)入加法器后,它的前方流水線也都正在處理對(duì)應(yīng)相同節(jié)點(diǎn)的電流,并且此時(shí)injected_currentmemory對(duì)應(yīng)地址有值.這種情況下的計(jì)算延時(shí)如圖6所示.灰色代表對(duì)應(yīng)相同節(jié)點(diǎn)的注入電流.此時(shí)FIFO為空因此示意圖中并未畫(huà)出.從圖中可見(jiàn)最壞情況下,加法器殘留數(shù)據(jù)計(jì)算延時(shí)為13個(gè)時(shí)鐘周期.綜合以上3種延時(shí),總延時(shí)=輸入延時(shí)+FIFO阻塞延時(shí)+計(jì)算延時(shí)=2N+13(clockcycles).其中N為所計(jì)算的元件個(gè)數(shù).事實(shí)上,在小步長(zhǎng)仿真系統(tǒng),由于數(shù)據(jù)輸入延時(shí)已經(jīng)被囊括在元件區(qū)計(jì)算延時(shí)里,因此NICA模塊實(shí)際納入統(tǒng)計(jì)的延時(shí)為N+13.針對(duì)有些元件區(qū)計(jì)算模塊需要處理較大的元件數(shù)目,NICA的延時(shí)依然較大.此時(shí)可采取輸入數(shù)據(jù)分批并行處理的策略.采用分批并行處理時(shí),延時(shí)為分批數(shù)據(jù)個(gè)數(shù)的函數(shù).假設(shè)處理元件總數(shù)為N,分兩批數(shù)據(jù)處理,第一批數(shù)據(jù)個(gè)數(shù)為X,處理延時(shí)為T(mén)在式(1)中,13代表前文所述的殘留數(shù)據(jù)計(jì)算延時(shí).而在TT以40個(gè)元件的RLC元件區(qū)為例,將N=40帶入方程(1)中.不難得到X=26,Y=14時(shí)T達(dá)到最小值.其處理延時(shí)示意圖如圖7所示.此時(shí)40個(gè)RLC元件以前26個(gè)為一組分配給一個(gè)NICA模塊計(jì)算,后14個(gè)為一組分配給另一個(gè)NICA模塊.第一個(gè)NICA處理時(shí)間T采用分批處理雖然可以提高計(jì)算速度,但也帶來(lái)了更多資源消耗.在本系統(tǒng)中由于RLC元件處理延時(shí)處于關(guān)鍵路徑,因此采用NICA分批處理策略.而其余元件計(jì)算時(shí)間充裕,處于節(jié)省硬件資源的考慮故不采用該策略.4.4emtp病理電路設(shè)計(jì)表1為幾種累加電路的性能對(duì)比,表中n為須累加的數(shù)據(jù)個(gè)數(shù),ɑ為流水線級(jí)數(shù),Buffer為累加過(guò)程中需要的緩存,其中延時(shí)周期包含了輸入延時(shí).與一般合并電路的設(shè)計(jì)相比,本設(shè)計(jì)在保證能夠應(yīng)對(duì)多數(shù)據(jù)集數(shù)據(jù)混合合并的前提下,通過(guò)使用FIFO、BlockRAM等結(jié)構(gòu)減小了控制邏