第四章組合邏輯模塊及其應(yīng)用上一章介紹了組合邏輯電路的分析與設(shè)計(jì)方法。隨著微電子技術(shù)的發(fā)展，現(xiàn)在許多常用的組合邏輯電路都有現(xiàn)成的集成模塊，不需要我們用門(mén)電路設(shè)計(jì)。本章將介紹編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等常用組合邏輯集成器件，重點(diǎn)分析這些器件的邏輯功能、實(shí)現(xiàn)原理及應(yīng)用方法。編碼器一．編碼器的基本概念及工作原理編碼——將字母、數(shù)字、符號(hào)等信息編成一組二進(jìn)制代碼。例：鍵控8421BCD碼編碼器。左端的十個(gè)按鍵S0~S9代表輸入的十個(gè)十進(jìn)制數(shù)符號(hào)0~9,輸入為低電平有效，即某一按鍵按下，對(duì)應(yīng)的輸入信號(hào)為0。輸出對(duì)應(yīng)的8421碼，為4位碼，所以有4個(gè)輸出端A、B、C、D。GSA B C D圖4.1.1鍵控8421BCDGSA B C D圖4.1.1鍵控8421BCD碼編碼器由真值表寫(xiě)出各輸出的邏輯表達(dá)式為：A=S+S=SS8 9 8 9_ B=S+S+S+S=SSSS45674567C二S +S +S +S 二SSSS2 3 6 7 2 3 6 7 D=S +S +S +S +S—SS SSS3 5 7 9 13 579表4.1.1鍵控8421BCD碼編碼器真值表輸入輸出SSSSSSSSSSABCDGS9876543210111111111100000111111111000001111111110100011111111101100101111111011100111111110111101001111101111101011111011111101101110111111101111101111111110001011111111110011畫(huà)出邏輯圖，如圖4.1.1所示。其中GS為控制使能標(biāo)志，當(dāng)按下S°~S9任意一個(gè)鍵時(shí)，GS=1,表示有信號(hào)輸入；當(dāng)S°~S9均沒(méi)按下時(shí)，GS=0,表示沒(méi)有信號(hào)輸入，此時(shí)的輸出代碼0000為無(wú)效代碼。二．二進(jìn)制編碼器用n位二進(jìn)制代碼對(duì)2r個(gè)信號(hào)進(jìn)行編碼的電路稱為二進(jìn)制編碼器。3位二進(jìn)制編碼器有8個(gè)輸入端3個(gè)輸出端，所以常稱為8線—3線編碼器，其功能真值表見(jiàn)表4.1.2，輸入為高電平有效。表4.1.2編碼器真值表

由真值表寫(xiě)出各輸出的邏輯表達(dá)式為：a=TTTT2 _4二_6_7a二TTTT2367a二TTTT0 1357用門(mén)電路實(shí)現(xiàn)邏輯電路。A2AoA￡&&&7632I4I5I1A2AoA￡&&&7632I4I5I1圖4.1.23位二進(jìn)制編碼器0三．優(yōu)先編碼器優(yōu)先編碼器——允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)，編碼器給所有的輸入信號(hào)規(guī)定了優(yōu)先順序，當(dāng)多個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先級(jí)最高的一個(gè)進(jìn)行編碼。74148是一種常用的8線-3線優(yōu)先編碼器。其功能如表4.1.3所示，其中1。~17為編碼

輸入端，低電平有效。A0~A2為編碼輸出端，也為低電平有效，即反碼輸出。其他功能：EI為使能輸入端，低電平有效。優(yōu)先順序?yàn)?7-10，即17的優(yōu)先級(jí)最高，然后是16、15、…、10。0 7 6 5 0GS為編碼器的工作標(biāo)志，低電平有效。E0為使能輸出端，高電平有效。表4.1.374148表4.1.374148優(yōu)先編碼器真值表0011111111110100111111111101其邏輯圖如圖所示。6734（a）6734（a）圖4.1.374148優(yōu)先編碼器的邏輯圖四．編碼器的應(yīng)用1．編碼器的擴(kuò)展集成編碼器的輸入輸出端的數(shù)目都是一定的，利用編碼器的輸入使能端EI、輸出使能端EO和優(yōu)先編碼工作標(biāo)志GS,可以擴(kuò)展編碼器的輸入輸出端。圖4.1.4所示為用兩片74148優(yōu)先編碼器串行擴(kuò)展實(shí)現(xiàn)的16線—4線優(yōu)先編碼器。YYYGSEIX7X6X5X10X9X8XYYYGSEIX7X6X5X10X9X8X15X14X13X12X11A2A1 A074148(1)Y0GSEOEOX3 X2 X1 X0圖4.1.4串行擴(kuò)展實(shí)現(xiàn)的16線—4線優(yōu)先編碼器它共有16個(gè)編碼輸入端，用X0~X15表示；有4個(gè)編碼輸出端，用丫0~丫3表示。片1為低位片，其輸入端10-I7作為總輸入端X0~X7；片2為高位片，其輸入端廣1?作為總輸入端X8~X15。兩片的輸出端A0、A］、A2分別相與，作為總輸出端Y。、Y］、丫2,片2的GS端作為總輸出端丫3。片1的輸出使能端E0作為電路總的輸出使能端；片2的輸入使能端EI作為電路總的輸入使能端，在本電路中接0，處于允許編碼狀態(tài)。片2的輸出使能端E0接片的輸入使能端EI，控制片1工作。兩片的工作標(biāo)志GS相與，作為總的工作標(biāo)志GS端。電路的工作原理為：當(dāng)片2的輸入端沒(méi)有信號(hào)輸入，即X8~.全為1時(shí)，GS2=1（即15 2丫3二1）,EO2=0（即Elf。）,片1處于允許編碼狀態(tài)。設(shè)此時(shí)X5=0,則片1的輸出為A2A1A0=010,由于片2輸出A2A1A0=111，所以總輸出丫工丫丸二口^。當(dāng)片2有信號(hào)輸入，EO2=1（即El1=1），片1處于禁止編碼狀態(tài)。設(shè)此時(shí)兀二0（即片2的14二0），則I」片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011。2?組成8421BCD編碼器圖4.1.5所示是用74148和門(mén)電路組成的8421BCD編碼器，輸入仍為低電平有效，輸出為8421DCD碼。工作原理為：當(dāng)l9、l8無(wú)輸入（即l9、l8均為高平）時(shí)，與非門(mén)①的輸出丫3二0，同時(shí)使74148的El=0,TOC\o"1-5"\h\z8 9 8 4 3允許74148工作，74148對(duì)輸入l°~l7進(jìn)行編碼。如l5=0,則A2AA=010,經(jīng)門(mén)G】、G2、G3處理后，Y2Y1Y0=101,所以總輸出丫3丫2丫1丫0二0101。這正好是5的8421BCD碼。10 3 210當(dāng)l9或l8有輸入（低電平）時(shí)，與非門(mén)64的輸出Y3=1,同時(shí)使74148的El=1,禁止741489 8 4 3工作，使A2A1A0=111o如果此時(shí)l9=0,總輸出丫3丫2丫1丫0二1001。如果l8=0,總輸出Y3Y2Y］Y0=1000。正好是9和8的8421BCD碼。I9I8 I7I6I5I4I3I2I1I0圖4.1.5 74148組成8421BCD編碼器譯碼器一．譯碼器的基本概念及工作原理譯碼器——將輸入代碼轉(zhuǎn)換成特定的輸出信

假設(shè)譯碼器有n個(gè)輸入信號(hào)和N個(gè)輸出信號(hào)，如果N=2n，就稱為全譯碼器，常見(jiàn)的全譯碼器有2線一4線譯碼器、3線一8線譯碼器、4線一16線譯碼器等。如果N<2?，稱為部分譯碼器，如二一十進(jìn)制譯碼器（也稱作4線—10線譯碼器）等。下面以2線一4線譯碼器為例說(shuō)明譯碼器的工作原理和電路結(jié)構(gòu)。2線一4線譯碼器的功能如表4.2.1所示。表4.2.12線一4線譯碼器功能表輸入輸出EIABYYYY231XX110000111001101101011010111110由表421可寫(xiě)出各輸出函數(shù)表達(dá)式：y二~EIab0 y=EA1二EIAB 二~EIab3用門(mén)電路實(shí)現(xiàn)2線一4線譯碼器的邏輯電路如圖4.2.1所示。YYYY圖4.2.12線一YYYY圖4.2.12線一4線譯碼器邏輯圖二．集成譯碼器1.二進(jìn)制譯碼器7413874138是一種典型的二進(jìn)制譯碼器，其邏輯圖和引腳圖如圖4.2.2所示。它有3個(gè)輸入

端A2、A、、A.8個(gè)輸出端Y0?丫7，所以常稱為3線一8線譯碼器，屬于全譯碼器。輸出為低電平有效，q、G2A和G2B為使能輸入端。a)A0A2a)A0A2A1G1G2AG2B圖4.2.274138集成譯碼器邏輯圖表4.2.23線一8線譯碼器74138功能表輸入輸出GGGAAAYYYYYYYY12A2B21u0123456X1XXXX11111111XX1XXX111111110XXXXX1111111110000001111111100001101111111000101101111110001111101111100100111101111001011111101110011011111101100111111111102.8421BCD譯碼器7442（自學(xué)）三．譯碼器的應(yīng)用1．譯碼器的擴(kuò)展利用譯碼器的使能端可以方便地?cái)U(kuò)展譯碼器的容量。圖4.2.4所示是將兩片74138擴(kuò)

展為4線—16線譯碼器。其工作原理為：當(dāng)E=1時(shí)，兩個(gè)譯碼器都禁止工作，輸出全1；當(dāng)E=0時(shí)，譯碼器工作。這時(shí)，如果宀二0,高位片禁止，低位片工作，輸出y0~y7由輸入二進(jìn)制代碼a2aa0決定；如果役二1，低位片禁止，高位片工作，輸出丫8~丫15由輸入二進(jìn)制代^a2aa0決定。8 15 2l0從而實(shí)現(xiàn)了4線—16線譯碼器功能。E兩片74138擴(kuò)展為4線—E兩片74138擴(kuò)展為4線—16線譯碼器A3A2A1A0圖4.2.4圖4.2.5例圖4.2.5例4.2.1邏輯圖100ABC2．實(shí)現(xiàn)組合邏輯電路由于譯碼器的每個(gè)輸出端分別與一個(gè)最小項(xiàng)相對(duì)應(yīng)，因此輔以適當(dāng)?shù)拈T(mén)電路，便可實(shí)現(xiàn)任何組合邏輯函數(shù)。例4.2.1試用譯碼器和門(mén)電路實(shí)現(xiàn)邏輯函數(shù)L=AB+BC+AC解：（1）將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。L=ABC+ABC+ABC+ABC二m+m+m+m3 5 6 7=m-m-m-m-（2）該函數(shù)有3三個(gè)5變量6，7所以選用3線—8線譯碼器74138。用一片74138加一個(gè)與非門(mén)就可實(shí)現(xiàn)邏輯函數(shù)L,邏輯圖如圖4.2.5所示。例4.2.2某組合邏輯電路的真值表如表4.2.4所示，試用譯碼器和門(mén)電路設(shè)計(jì)該邏輯電路。解：（1）寫(xiě)出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。4"7=mi-m2-m4-、L=ABC+ABC+ABC4"7=mi-m2-m4-、F=ABC+ABC+ABC=m+m+m=m?m?m56356G=ABC+ABC+ABC+ABC=mo+m2+m4+m6=m0-m-m4-m

⑵選用3線一8線譯碼器74138。設(shè)A二A?、B二C=A0。將L、F、G的邏輯表達(dá)式與74138的輸出表達(dá)式相比較， L=Y-Y-Y-Y1 2 4 7F二Y?Y?Y3 5 6G二Y?Y?Y?Y0246用一片74138加三個(gè)與非門(mén)就可實(shí)現(xiàn)該組合邏輯電路，邏輯圖如圖4.2.6所示。可見(jiàn)，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明圖可見(jiàn)，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明圖4.2.6例4.2.2邏輯圖顯。3．構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器一一將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。它的作用與圖4.2.7所示的單刀多擲開(kāi)關(guān)相似。n位地址選擇信號(hào)0數(shù)據(jù)輸入n位地址選擇信號(hào)0數(shù)據(jù)輸入數(shù)據(jù)輸出1-n2圖4.2.7數(shù)據(jù)分配器示意圖由于譯碼器和數(shù)據(jù)分配器的功能非常接近，所以譯碼器一個(gè)很重要的應(yīng)用就是構(gòu)成數(shù)據(jù)分配器。也正因?yàn)槿绱?，市?chǎng)上沒(méi)有集成數(shù)據(jù)分配器產(chǎn)品，只有集成譯碼器產(chǎn)品。當(dāng)需要數(shù)據(jù)分配器時(shí)，可以用譯碼器改接。例4.2.3用譯碼器設(shè)計(jì)一個(gè)“1線-8線”數(shù)據(jù)分配器D

數(shù)據(jù)輸入G2AG]74183G2BYoFl72737475F6FD0D1D

數(shù)據(jù)輸入G2AG]74183G2BYoFl72737475F6FD0D1D2數(shù)D3據(jù)D4輸D出5D6D7O—o—o—o—地址選擇信號(hào)圖4.2.8用譯碼器構(gòu)成數(shù)據(jù)分配器地址選擇信號(hào)AAA2100000010100111001011101115輸出D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D四．?dāng)?shù)字顯示譯碼器在數(shù)字系統(tǒng)中，常常需要將數(shù)字、字母、符號(hào)等直觀地顯示出來(lái)，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號(hào)的器件稱為數(shù)字顯示器。在數(shù)字電路中，數(shù)字量都是以一定的代碼形式出現(xiàn)的，所以這些數(shù)字量要先經(jīng)過(guò)譯碼，才能送到數(shù)字顯示器去顯示。這種能把數(shù)字量翻譯成數(shù)字顯示器所能識(shí)別的信號(hào)的譯碼器稱為數(shù)字顯示譯碼器。常用的數(shù)字顯示器有多種類型。按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。按發(fā)光物質(zhì)分，有半導(dǎo)體顯示器，又稱發(fā)光二極管（LED）顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。目前應(yīng)用最廣泛的是由發(fā)光二極管構(gòu)成的七段數(shù)字顯示器。1．七段數(shù)字顯示器原理七段數(shù)字顯示器就是將七個(gè)發(fā)光二極管（加小數(shù)點(diǎn)為八個(gè)）按一定的方式排列起來(lái)，七段a、b、c、d、e、f、g（小數(shù)點(diǎn)DP）各對(duì)應(yīng)一個(gè)發(fā)光二極管，利用不同發(fā)光段的組合，顯示不同的阿拉伯?dāng)?shù)字。C

C圖4.2.9七段數(shù)字顯示器及發(fā)光段組合圖 (a)顯示器(b)段組合圖按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽(yáng)極兩種。COMabcdefgDPCOMabcdefgDPabedefgDP圖4.2.10半導(dǎo)體數(shù)字顯示器的內(nèi)部接法COM(a)共陽(yáng)極接法(b)共陰極接法aLTRBIbedefg7448BI/RBOA3AaLTRBIbedefg7448BI/RBOA3A2A1A02．七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進(jìn)制代碼轉(zhuǎn)換成顯示器所需要的七個(gè)段信號(hào)a~g。表426為它的邏輯功能表。a~g為譯碼輸出端。另外，它還有3個(gè)控制端：試燈輸入端LT、滅零輸入端RBI、特殊控制端BI/RBO。其功能為：正常譯碼顯示。LT=1,BI/RBO=1時(shí)，對(duì)輸入為十進(jìn)制數(shù)I~15的二進(jìn)制碼(0001~1111)進(jìn)行譯碼，產(chǎn)生對(duì)應(yīng)的七段顯示碼。滅零。當(dāng)輸入RBI=0，而輸入為0的二進(jìn)制碼0000時(shí)，則譯碼器的a~g輸出全0,使顯示器全滅；只有當(dāng)RBI=1時(shí)，才產(chǎn)生0的七段顯示碼。所以RBI稱為滅零輸入端。試燈。當(dāng)LT=0時(shí)，無(wú)論輸入怎樣，a~g輸出全1,數(shù)碼管七段全亮。由此可以檢測(cè)顯示器七個(gè)發(fā)光段的好壞。LT稱為試燈輸入端。特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。作輸入使用時(shí)，如果BI=0時(shí)，不管其他輸入端為何值，a~g均輸出0,顯示器全滅,。因此BI稱為滅燈輸入端。作輸出端使用時(shí)，受控于RBI。當(dāng)RBI=0,輸入為0的二進(jìn)制碼0000時(shí)，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。將BI/RBO和RB配合使用，可以實(shí)現(xiàn)多位數(shù)顯示時(shí)的“無(wú)效0消隱”功能。在多位十進(jìn)制數(shù)碼顯示時(shí)，整數(shù)前和小數(shù)后的0是無(wú)意義的，稱為“無(wú)效0”。在圖4.2.12所示的多位數(shù)碼顯示系統(tǒng)中，就可將無(wú)效0滅掉。從圖中可見(jiàn)，由于整數(shù)部分7448除最高位的RB接0、最低位的RB接1外，其余各位的RB均接受高位的RBO

輸出信號(hào)。所以整數(shù)部分只有在高位是0，而且被熄滅時(shí)，低位才有滅零輸入信號(hào)。同理，小數(shù)部分除最高位的RB接1、最低位的RB接0外，其余各位均接受低位的RBO輸出信號(hào)。所以小數(shù)部分只有在低位是0、而且被熄滅時(shí)，高位才有滅零輸入信號(hào)。從而實(shí)現(xiàn)了多位十進(jìn)制數(shù)碼顯示器的“無(wú)效0消隱”功能。表4.2.6七段顯示譯碼器7448的邏輯功能表功能輸入輸入/輸出輸出顯示（輸入）LTRBIAAAABI/RBOabcdefg字形011000011111110I-1l_111 X0001101100001121 X001011101101_lI.31 X001111111001_l-l41 X01001011001111_l51 X010111011011I-61 X0110100111111~c71 X011111110000_l181 X10001111111111匚191 X10011111001111-l101 X101010001101l_111 X101110011001~\121 X110010100011l_1131 X1101110010111141 X1110100011111_l_151 X111110000000滅燈X XXXXX00000000滅零10000000000000I-1試燈0 XXXXX11111111c

數(shù)據(jù)選擇器4.3.1數(shù)據(jù)選擇器的基本概念及工作原理數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。它的作用與圖4.3.1所示的單刀多擲開(kāi)關(guān)相似。數(shù)據(jù)輸入n位地址選擇信號(hào)數(shù)據(jù)輸出數(shù)據(jù)輸入n位地址選擇信號(hào)數(shù)據(jù)輸出圖4.3.1數(shù)據(jù)選擇器示意圖常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以4選1為例介紹數(shù)據(jù)選擇器的基本功能、工作原理及設(shè)計(jì)方法。四選一數(shù)據(jù)選擇器的功能如表4.3.1所示。表4.3.14選1數(shù)據(jù)選擇器功能表輸入輸 出GAAnDDDD,Y1:XXXX1X000XXX00XXX11001XX0X0XX1X110X0XX0X1XX1110XXX01XXX1

根據(jù)功能表，可寫(xiě)出輸出邏輯表達(dá)式Y(jié)=(AA0D°+AADY=(AA0D°+AAD1+AA0D2+AA0D3)-G_由邏輯表達(dá)式畫(huà)出邏輯圖如圖4.3.2所示。GD0D1D2D3A0A1Y圖4.3.24選1數(shù)據(jù)選擇器的邏輯圖二．集成數(shù)據(jù)選擇器74151是一種典型集成8選1數(shù)據(jù)選擇器，其邏輯圖和引腳圖如圖4.3.3所示。它有8個(gè)數(shù)據(jù)輸入端D0~D7，3個(gè)地址輸入端A2、A］、A2個(gè)互補(bǔ)的輸出端丫和Y，1個(gè)使能輸入端G,使能端G仍為低電平有效。74151的功能表如表432所示。三．?dāng)?shù)據(jù)選擇器的應(yīng)用1．?dāng)?shù)據(jù)選擇器的通道擴(kuò)展作為一種集成器件，最大規(guī)模的數(shù)據(jù)選擇器是16選1。如果需要更大規(guī)模的數(shù)據(jù)選擇器，可進(jìn)行通道擴(kuò)展。用兩片74151和3個(gè)門(mén)電路組成的16選1的數(shù)據(jù)選擇器電路如圖4.3.4所示。D15D14D13D12D11D10D9D8 A3A2A1A0 D7D6D5D4D3D2D1D0圖4.3.4用兩片74151組成的16選1數(shù)據(jù)選擇器的邏輯圖2．實(shí)現(xiàn)組合邏輯函數(shù)（1）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)邏輯函數(shù)。例4.3.1試用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)

L=AB+BC+AC解法1：①將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式L=ABC+ABC+ABC+ABC二m+m+m+m將輸入變量接至數(shù)據(jù)選擇器的地址輸入端5即A二A：,B二宀，C二A。。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L二丫。將邏輯函數(shù)L的最小項(xiàng)表達(dá)式與74151的功能表相比較，顯然，L式中出現(xiàn)的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接1，L式中沒(méi)出現(xiàn)的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接0。即D3=D5=D6二D7=1；d0=d1=d2=d4=0o3 5 6 7 0 1 2 4畫(huà)出連線圖如圖435所示。解法2:①作出邏輯函數(shù)L的真值表如表433所示。將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A二A2,B二?C=Ao0輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=YO將真值表中L取值為1的最小項(xiàng)所對(duì)應(yīng)的數(shù)據(jù)輸入端接1，L取值為0的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端接0。即d3=d5=d6=d7=1；d0=di=d2=d4=0o3 5 6 7 0 1 2 4畫(huà)出連線圖如圖435所示。ABCL000000100100011ABCL00000010010001111000101111011111表4.3.3L的真值表圖4.3.5例4.3.1邏輯圖（2）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)，不能用前述的簡(jiǎn)單辦法。應(yīng)分離出多余的變量，把它們加到適當(dāng)?shù)臄?shù)據(jù)輸入端。例4.3.2試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：L=AB+BC+AC解：①由于函數(shù)L有三個(gè)輸入信號(hào)A、B、C，而4選1僅有兩個(gè)地址端宀和心，所以選A、B接到地址輸入端，且A=A1，B二A。。將C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。畫(huà)出連線圖如圖436所示。Y4選1數(shù)據(jù)選擇器d3dddi Lo圖4.3.6例4.3.2邏輯圖數(shù)值比較器一．?dāng)?shù)值比較器的基本概念及工作原理數(shù)值比較器——對(duì)兩個(gè)位數(shù)相同的二進(jìn)制整數(shù)進(jìn)行數(shù)值比較并判定其大小關(guān)系。1．1位數(shù)值比較器1位數(shù)值比較器的功能是比較兩個(gè)1位二進(jìn)制數(shù)A和B的大小，比較結(jié)果有三種情況,即：A>B、A<B、A=B。其真值表如表4.4.1所示。由真值表寫(xiě)出邏輯表達(dá)式：FAFA>B=ABF=ABA<B F二ABABA=B由以上邏輯表達(dá)式可畫(huà)出邏輯圖如圖4.4.1所示。輸入輸出AA輸入輸出AABFFF0000101010B1010011001表4.4.11位數(shù)值比較器真值表圖4.4.11位數(shù)值比較器的邏輯圖FADBFADBFADB2．考慮低位比較結(jié)果的多位比較器1位數(shù)值比較器只能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行比較。而實(shí)用的比較器一般是多位的，而且考慮低位的比較結(jié)果。下面以2位為例討論這種數(shù)值比較器的結(jié)構(gòu)及工作原理。2位數(shù)值比較器的真值表如表442所示。其中B「A。、B0為數(shù)值輸入端，爲(wèi)、IA1100 A>BAB、IAB為級(jí)聯(lián)輸入端，是為了實(shí)現(xiàn)2位以上數(shù)碼比較時(shí)，輸入低位片比較結(jié)果而設(shè)置的。<BA=Bfa>b、fa<b、Fa內(nèi)本位片三種不同比較結(jié)果輸出端。表4.4.22位數(shù)值比較器的真值表數(shù)值［輸入級(jí)聯(lián)輸入輸出ABABI I IF F FA>B11A<B11A=B11A=B11A=BX XX XA>B0 0A<B0 0A=BXXXXXXXXXXXX100100010100010100A=B11A=B00010010A=B 1 1A=B 令 ^-0 1001001由此可寫(xiě)出如下邏輯表達(dá)式：F 二A>BF 二A<BF二A=B(A>B)+(A=B).(A>B)+(A=B).(A=B).I1 1 1 1 0 0 1 1 0 0A>BA<B=+(A=B).(A<B=+(A=B).(A=B).I1 1 1 1 0 0 1 1 0 0AA=B).(A=B).I1 1 0 0A=B根據(jù)表達(dá)式畫(huà)出邏輯圖如圖4.4.2所示。圖中用了兩個(gè)位數(shù)值比較器，分別比較(宀、B丿和(A。、B0)，并將比較結(jié)果作為中間變量，這樣邏輯關(guān)系比較明確Ai>BiFa>b■0FA<BFA>bFA<BFA=BFA=B圖4.4.22位數(shù)值比較器邏輯圖三．集成數(shù)值比較器及其應(yīng)用1．集成數(shù)值比較器74857485是典型的集成4位二進(jìn)制數(shù)比較器。其真值表如表4.4.3所示，電路原理與圖4.4.2所示的2位二進(jìn)制數(shù)比較器完全一樣。2．集成數(shù)值比較器的應(yīng)用(1)單片應(yīng)用。—片7485可以對(duì)兩個(gè)4位二進(jìn)制數(shù)進(jìn)行比較，此時(shí)級(jí)聯(lián)輸入端lA>B、lA<B、IAB應(yīng)分別接0、0、1。當(dāng)參與比較的二進(jìn)制數(shù)少于4位時(shí)，高位多余輸入端可同時(shí)接0或1。2)數(shù)值比較器的位數(shù)擴(kuò)展。(a)串聯(lián)擴(kuò)展方式，如圖4.4.4所示。FFF001B7A7B6A6B5A5B4A4B3A3B2A2B1A1B0A0001B3A001B3A3B2A2B1AiB0A07485(5)長(zhǎng)BAQB001圖4.4.4采用串聯(lián)方式組成的8位數(shù)值比較器原則上講，按照上述級(jí)聯(lián)方式可以擴(kuò)展成任何位數(shù)的二進(jìn)制數(shù)比較器。但是，由于這種級(jí)聯(lián)方式中比較結(jié)果是逐級(jí)進(jìn)位的，工作速度較慢。級(jí)聯(lián)芯片數(shù)越多，傳遞時(shí)間越長(zhǎng)，工作速度越慢。因此，當(dāng)擴(kuò)展位數(shù)較多時(shí)，常采用并聯(lián)方式。(b)并聯(lián)擴(kuò)展方式。圖4.4.5所示是采用并聯(lián)方式用5片7485組成的16位二進(jìn)制數(shù)比較器。將16位按高低位次序分成4組，每組用1片7485進(jìn)行比較，各組的比較是并行的。將每組的比較結(jié)果再經(jīng)1片7485進(jìn)行比較后得出比較結(jié)果。這樣總的傳遞時(shí)間為兩倍的7485的延遲時(shí)間。若用串聯(lián)方式，則需要4倍的7485的延遲時(shí)間。FFFI

—丄九丫 AI^D A^DADDFFFAQBADBAQB圖4.4.5采用并聯(lián)方式組成的16位數(shù)值比較器加法器一．加法器的基本概念及工作原理

1．半加器半加器的真值表如表4.5.1所示。表中的A和B分別表示被加數(shù)和加數(shù)輸入，S為本位和輸出，C為向相鄰高位的進(jìn)位輸出。由真值表可直接寫(xiě)出輸出邏輯函數(shù)表達(dá)式S=AB+AB=A十BC二AB可見(jiàn)，可用一個(gè)異或門(mén)和一個(gè)與門(mén)組成半加器，如圖4.5.1所示。如果想用與非門(mén)組成半加器，則將上式用代數(shù)法變換成與非形式：_S=AB+AB=AB+AB+AA+BB=A(A+B)+B(A+B)=A-AB+B-AB=A?AB?B?ABC=AB=AB由此畫(huà)出用與非門(mén)組成的半加器。輸入輸出被加數(shù)A加數(shù)B和數(shù)S進(jìn)位數(shù)C0000011輸入輸出被加數(shù)A加數(shù)B和數(shù)S進(jìn)位數(shù)C0000011010101101表451半加器的真值表AL&SC圖4.5.1由異或門(mén)和與門(mén)組成的半加器ABASBC圖4.5.2與非門(mén)組成的半加器圖4.5.3半加器的符號(hào)2．全加器在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其他各位都需要考慮低位送來(lái)的進(jìn)位。全加器就具有這種功能。全加器的真值表如表4.5.2所示。表中的A和Bi分別表示被加數(shù)和加數(shù)輸入C表示來(lái)自相鄰低位的進(jìn)位輸入。S為本位和輸出，C為向相鄰高位的進(jìn)位輸出。i-1 i i表4.5.2全加器的真值表輸 入輸 出A B CS C0000

00110010100110110010101011100111111由真值表直接寫(xiě)出s和C的輸出邏輯函數(shù)表達(dá)式，再經(jīng)代數(shù)法化簡(jiǎn)和轉(zhuǎn)換得： I i ii i—1s=ABc+Ab廠+aBii i—1i iii—1 iii—1 iii—1 iii—1=（A十B）C+（A十B）L=A十B十C i ii—1i ii—1 i i i—1C=AbC+aBc+AB廠+ABCi iii—1 iii—1 iii—1 iii—1=AB+（A十B）Ciiiii-—1根據(jù)（4.5.5）和（4.5.6）式畫(huà)出全加器的邏輯電路如圖4.5.4（a）所示。圖454（b）所示為全加器的代表符號(hào)AiBiCi-1SiAiBiCi-1SiiCii（a）Ai

BiCi-1CICOSiCii（b）圖4.5.4全加器（a）邏輯圖（b）符號(hào)二．多位數(shù)加法器要進(jìn)行多位數(shù)相加，最簡(jiǎn)單的方法是將多個(gè)全加器進(jìn)行級(jí)聯(lián)，稱為串行進(jìn)位加法器。圖455所示是4位串行進(jìn)位加法器，從圖中可見(jiàn)，兩個(gè)4位相加數(shù)A3A2A1A0和B^B”。的各位同時(shí)送到相應(yīng)全加器的輸入端，進(jìn)位數(shù)串行傳送。全加器的個(gè)數(shù)等于相加數(shù)的位數(shù)。最低位全加器的C端應(yīng)接0。i-1SSA0B0SSA0B0C-1A3B3C2 A2B2C1圖4.5.5A1B1C04位串行進(jìn)位加法器串行進(jìn)位加法器的優(yōu)點(diǎn)是電路比較簡(jiǎn)單，缺點(diǎn)是速度比較慢。因?yàn)檫M(jìn)位信號(hào)是串行傳遞，圖455中最后一位的進(jìn)位輸出C3要經(jīng)過(guò)四位全加器傳遞之后才能形成。如果位數(shù)增加，傳輸延遲時(shí)間將更長(zhǎng)，工作速度更慢。為了提高速度，人們又設(shè)計(jì)了一種多位數(shù)快速進(jìn)位（又稱超前進(jìn)位）的加法器。所謂快速進(jìn)位，是指加法運(yùn)算過(guò)程中，各級(jí)進(jìn)位信號(hào)同時(shí)送到各位全加器的進(jìn)位輸入端?，F(xiàn)在的集成加法器，大多采用這種方法。三．快速進(jìn)位集成4位加法器7428374283是一種典型的快速進(jìn)位的集成加法器。首先介紹快速進(jìn)位的概念及實(shí)現(xiàn)快速進(jìn)位的思路。重新寫(xiě)出全加器§和C的勺輸出邏輯表達(dá)式：'S=A十B十C （4.5.5）i i i i-1C=AB+（A十B）C （4.5.6）i ii i ii--1考察進(jìn)位信號(hào)C的表達(dá)式，可見(jiàn)：當(dāng)A=B=1時(shí)，AB=1，得C=1，即產(chǎn)生進(jìn)位。所以定義G二AB.,G稱為產(chǎn)生變量。TOC\o"1-5"\h\zi i ii i i ii i當(dāng)A十B=1,貝IJAB=O,得C二即低位的進(jìn)位信號(hào)能傳送到高位的進(jìn)位輸出端。i ii i i-1所以定義P=A十B,P稱為傳輸變量。i i i iG和p都只與被加數(shù)A和加數(shù)B有關(guān)，而與進(jìn)位信號(hào)無(wú)關(guān)。將G和P代入式（4.5.5）和式'（4.5.6）,得：iiS=P十C (4.5.7)ii i-1C=G+PC (4.5.8)i iii-1由式(4.5.8)得各位進(jìn)位信號(hào)的邏輯表達(dá)式如下：C=G+PC (4.5.9a)000-1C=G+PC=G+PG+PPC (4.5.9b)111011010-1C=G+PC=G+PG+PPG+PPPC (4.5.9c)2221221210210-1333233232132103210-1由式（459）可以看出：各位的進(jìn)位信號(hào)都只與G、卩和^有關(guān)，而6是向最低位i i -1 -1的進(jìn)位信號(hào)，其值為0,所以各位的進(jìn)位信號(hào)都只與被加數(shù)A.和加數(shù)B333233232132103210-1由式（459）可以看出：各位的進(jìn)位信號(hào)都只與G、卩和^有關(guān)，而6是向最低位i i -1 -1的進(jìn)位信號(hào)，其值為0,所以各位的進(jìn)位信號(hào)都只與被加數(shù)A.和加數(shù)B.有關(guān)，它們是可以并行產(chǎn)生的,從而可實(shí)現(xiàn)快速進(jìn)位。根據(jù)以上思路構(gòu)成的快速進(jìn)位的集成4位加法器74283的邏輯圖如圖4.5.6所示。>1―&—(CO)C3B3A3B2A1B0A0C-1A2 B1(a)S2A>1―&—(CO)C3B3A3B2A1B0A0C-1A2 B1(a)S2A38SI

s

s7s s2

s3s 8421BCD碼YsY2Y1Yo74283T w?*-8—1S1B1A1S0A0B0C-1GND(b)圖4.5.6集成4位加法器74283 (a)邏輯圖(b)引腳圖四．集成加法器的應(yīng)用1．加法器級(jí)聯(lián)實(shí)現(xiàn)多位二進(jìn)制數(shù)加法運(yùn)算一片74283只能進(jìn)行4位二進(jìn)制數(shù)的加法運(yùn)算，將多片74283進(jìn)行級(jí)聯(lián)，就可擴(kuò)展加法運(yùn)算的位數(shù)。用2片74283組成的8位二進(jìn)制數(shù)加法電路如圖4.5.7所示。2?用74283實(shí)現(xiàn)余3碼到8421BCD碼的轉(zhuǎn)換由表1.3.1知，對(duì)同一個(gè)十進(jìn)制數(shù)符，余3碼比8421BCD碼多3。因此實(shí)現(xiàn)余3碼到8421BCD碼的變換，只需從余3碼中減去3（即0011）。利用二進(jìn)制補(bǔ)碼的概念，很容