c集成電路工藝結(jié)構(gòu)及鎖效應(yīng)形成機理分析

0低功率c結(jié)構(gòu)電路mc（commercialseismal）是集成了nmos和規(guī)模最大（vlasi）電路的電路結(jié)構(gòu)。1973年，序言和薩支圖（sah）提出了該模型。這是一個基于nmosn和pmos（p溝路徑mos）的邏輯裝置。cmos電路的主要優(yōu)點是，只有在邏輯狀態(tài)轉(zhuǎn)換（例如，從0到1）中產(chǎn)生的大瞬態(tài)電流才會生成，并且在穩(wěn)定狀態(tài)下只有小的電流流出。當(dāng)它們被應(yīng)用于數(shù)字邏輯電路時，它們的功率損失可以顯著減少。一般來說，每個芯片上的設(shè)備數(shù)增加時，功率消耗是主要限制因素。低功率消費已成為c電路中最具吸引力的特色。此外，kb結(jié)構(gòu)具有良好的噪聲抑制能力和高輸出阻力，與傳統(tǒng)的雙極型、nmos和pmos結(jié)構(gòu)的電路相比具有良好的優(yōu)越性。隨著集成電路復(fù)雜度的增加，制造技術(shù)從nmos技術(shù)轉(zhuǎn)向sicp。對于先進電路來說，rc技術(shù)是最重要的技術(shù)。事實上，在ulsi（大規(guī)模電路）電路中，只有rc才能工作。盡管CMOS結(jié)構(gòu)的電路有眾多優(yōu)點,但它并非完美無缺.比如,它的工藝要求比NMOS復(fù)雜(需要額外的阱形成技術(shù))、器件占用硅片面積比較大(相對于NMOS而言,難以小型化).更主要的是,CMOS結(jié)構(gòu)會形成電路的閂鎖(又稱閉鎖、自鎖、閘流效應(yīng)),這是CMOS電路與生俱來的寄生效應(yīng),它會嚴(yán)重影響電路的功能,造成電路功能混亂甚至電路根本無法工作或燒毀.這是早期CMOS技術(shù)不能被接受的重要原因之一.目前,無論從電路結(jié)構(gòu)還是從制作工藝技術(shù)上都采取了一些技術(shù)來避免閂鎖的形成,從而使CMOS電路的各種優(yōu)點得以充分發(fā)揮.1vdd充電過程CMOS反相器為CMOS邏輯電路的基本單元,其結(jié)構(gòu)如圖1所示.在CMOS反相器中,增強型p溝MOS管與增強型n溝MOS管的柵極連接在一起,作為此反相器的輸入端;它們的漏極也連接在一起作為反相器的輸出端.n管的源極與襯底接點均接地,而p管的源極與襯底則連接至電源供應(yīng)端(VDD).當(dāng)輸入電壓為低電平時(即Vin=0),n管關(guān)閉,p管導(dǎo)通,輸出端通過p溝道充電至VDD;當(dāng)輸入電壓逐漸升高,使柵極電壓等于VDD時,n管導(dǎo)通,p管關(guān)閉,輸出端將通過n溝道放電至零電勢.可見該結(jié)構(gòu)實現(xiàn)了反相器的功能.CMOS反相器的重要特性是,當(dāng)輸出處于邏輯穩(wěn)態(tài)(即Vout=0或VDD)時,兩個MOS管中僅有一個導(dǎo)通,因此由電源供應(yīng)處流到地端的電流非常小,相當(dāng)于器件關(guān)閉時的漏電流.事實上,只有在兩個狀態(tài)切換的極短時間內(nèi),才會有大電流流過(此時電路工作在放大區(qū)).因此與其它種類如n溝道MOSFET、雙極型等邏輯電路相比,其穩(wěn)態(tài)時的功率損耗非常低.圖2為p阱CMOS反相器的工藝剖面圖.為了在CMOS應(yīng)用中,能同時將p溝道與n溝道MOSFET制作在同一片芯片上,需要將兩管隔離.采用一額外的摻雜及擴散步驟在襯底中形成阱并施以反偏電壓可起到隔離作用.阱中的摻雜種類與周圍襯底不同.阱的典型種類有p阱、n阱以及雙阱.圖2為使用p阱技術(shù)制作的CMOS反相器的剖面圖.在此圖中,p溝道與n溝道MOSFET分別制作于n型硅襯底以及p阱之中.2雙端pnpn結(jié)機構(gòu)CMOS電路的阱結(jié)構(gòu)最主要的問題在于閂鎖現(xiàn)象,它是由寄生的pnpn雙端器件在一定的條件下形成的。閂鎖往往發(fā)生在芯片中某一局部區(qū)域,有兩種不同的情況:一種是發(fā)生在外圍與輸入/輸出有關(guān)的地方;另一種是發(fā)生在芯片的任何地方(如由輻射引起的閂鎖),實際應(yīng)用中較常遇到的是前一種情況。如圖2所示,寄生的pnpn雙端器件是由一橫向的pnp及一縱向的npn雙極型晶體管所組成.p溝道MOSFET的源極、n型襯底及p阱分別為橫向pnp雙極型晶體管的發(fā)射極、基極及集電極;n溝道MOSFET的源極、p阱及n型襯底分別為縱向npn雙極型晶體管的發(fā)射極、基極及集電極,其寄生部分的等效電路如圖3所示.RS及RW分別為襯底及阱中的串聯(lián)電阻.每一晶體管的基極由另一晶體管的集電極所驅(qū)動,并形成一正反饋回路,其結(jié)構(gòu)實際上就是一個雙端pnpn結(jié)結(jié)構(gòu).若再加上控制柵極,就組成了門極觸發(fā)的閘流管(又稱可控硅器件).圖3中一并畫出了控制柵極Ig.雙端pnpn結(jié)有如圖4所示的負(fù)阻特性,該現(xiàn)象就稱為閂鎖效應(yīng).即雙端pnpn結(jié)在正向偏置條件下,器件開始處于正向阻斷狀態(tài),當(dāng)電壓達(dá)到轉(zhuǎn)折電壓VBF時,器件會經(jīng)過負(fù)阻區(qū)由阻斷狀態(tài)進入導(dǎo)通狀態(tài).這種狀態(tài)的轉(zhuǎn)換,可以由電壓觸發(fā)(Ig=0),也可以由門極電流觸發(fā)(Ig≠0).實際電路工作時,閂鎖主要歸因于后者.由圖可見,門極觸發(fā)可以大大降低正向轉(zhuǎn)折電壓.電路進入正向?qū)ê?只要電路中的電流大于維持電流IH,器件將一直處于正向?qū)顟B(tài).一旦電流小于IH,器件將按原路恢復(fù)到正向截止?fàn)顟B(tài).電壓觸發(fā)是在較大的電源電壓偏置下,雙端pnpn結(jié)機構(gòu)中的第二個被反偏的pn結(jié)發(fā)生初始雪崩倍增并繼而由載流子運動的再生反饋效應(yīng)而形成閂鎖的.宏觀上來講,可以證明,電壓觸發(fā)形成閂鎖的條件是兩個管子的共基電流增益之和大于等于1(α1+α2≥1).它是由晶體管共基電流增益α隨電流變化而變化所造成的,該觸發(fā)過程需要一定的時間.門極電流觸發(fā)則采用了輔助手段可以使器件不必借助初始雪崩倍增而直接產(chǎn)生再生反饋效應(yīng)形成閂鎖,該觸發(fā)過程時間極短。當(dāng)然兩者觸發(fā)的微觀物理過程是類似的.在正常工作時,電路的電流由外電路和器件共同決定,類似于普通pn結(jié).可以從宏觀角度直觀地來了解CMOS電路閂鎖效應(yīng)發(fā)生的物理過程.在通常條件下,VDD與VSS之間有一個反偏的阱—襯底pn結(jié)隔離,只有很小的二極管漏電流在其間流過.但當(dāng)CMOS集成電路接通電源后,在一定的外界因素觸發(fā)下(如大的電源脈沖干擾或輸入脈沖干擾,特別是在輻射條件下),VDD與VSS之間會產(chǎn)生一個橫向電流IRS,從而使p溝MOSFET源區(qū)p+周圍的n型襯底電位低于p+源區(qū)。當(dāng)這個電位差達(dá)到一定程度時(>0.7V,相當(dāng)于對pnp管注入基極電流),橫向pnp晶體管會導(dǎo)通而進入放大區(qū).同樣,p阱內(nèi)的橫向電流IRW產(chǎn)生的壓差會使寄生的縱向npn晶體管也導(dǎo)通而進入放大區(qū)(相當(dāng)于對npn管注入基極電流),這樣就形成了一個正反饋的閉合回路,此時即使外界的觸發(fā)因素消失,在VDD與VSS之間也會有電流流動,這就是在外界觸發(fā)下閂鎖效應(yīng)形成的過程.由上述分析可知,CMOS電路中的寄生雙端pnpn器件,相當(dāng)于一個由噪聲引起的兼有電壓觸發(fā)和門極電流觸發(fā)的可控硅器件.串聯(lián)電阻RS及RW越大越容易引起閂鎖.下面給出門極電流觸發(fā)閂鎖的條件.假設(shè)pnp管的共射電流增益為β1,npn管的共射電流增益為β2.根據(jù)射、集、基極的電流關(guān)系有Ig=IRW+IB1IC1=β1IB1IC1=IRS+IB2IC2=βIB2(2.1)所以IC2=β2(IC1-IRS)=β2[(Ig-IRW)β1-IRS](2.2)式中IRS、IRW較小,所以有IC2≈β1β2Ig(2.3)若β1β2>1,則Ig的反饋量IC2>Ig.這樣,兩個寄生管同時工作,形成正反饋回路,加深了可控硅導(dǎo)通,一股大電流將由電源供應(yīng)處(VDD)流向接地端,導(dǎo)致一般正常電路工作中斷,甚至?xí)捎诟唠娏魃岬膯栴}而損壞芯片本身.由此可見,產(chǎn)生閂鎖的基本條件有三個:(1)外界因素使兩個寄生晶體管的EB結(jié)處于正向偏置;(2)兩個寄生三極管的電流增益的乘積大于1;(3)電源所提供的最大電流大于寄生可控硅導(dǎo)通所需的維持電流。3抗鎖設(shè)計的方法從以上分析可知,只要破壞了產(chǎn)生閂鎖的三個條件,就能有效地避免電路發(fā)生閂鎖.減少串聯(lián)電阻RS及RW,降低寄生三極管的電流增益可有效地提高抗閂鎖能力.必須從版圖設(shè)計、工藝等方面采取各種措施以消除閂鎖的發(fā)生.3.1電流增益的計算(1)加粗電源線和地線,合理布局電源接觸孔,減小橫向電流密度和串聯(lián)電阻.采用接襯底的環(huán)形VDD電源線,并盡可能將襯底背面接VDD.增加電源VDD和VSS接觸孔,并加大接觸面積.對每一個接VDD的孔都要在相鄰的阱中配以對應(yīng)的VSS接觸孔,以便增加并行的電流通路.盡量使VDD和VSS的接觸孔的長邊相互平行.接VDD的孔盡可能安排得離阱遠(yuǎn)些.接VSS的孔盡可能安排在p阱的所有邊上.(2)晶體管的電流增益的表達(dá)式為1β1β≈ρeWbρbLpeρeWbρbLpe+W2b2Lnb(3.1)Wb22Lnb(3.1)Lpe=Dpτp????√Dpτp,Lnb=Dnτn????√(3.2)Dnτn(3.2)上兩式中,Wb為基區(qū)寬度,L為擴散長度,D為擴散系數(shù),τ為載流子壽命.增大基區(qū)寬度可以有效地降低電流增益。盡可能使p阱和PMOS管的p+區(qū)離得遠(yuǎn)一些.例如,輸出級的NMOS、PMOS放在壓焊塊兩側(cè),可大大減小pnp的電流增益.(3)采用保護環(huán).如圖5所示是采用保護環(huán)的反相器剖面圖.保護環(huán)降低了RS及RW,增加了pnp管的基區(qū)寬度,從而使pnp的電流增益下降.(4)采用偽收集極.如圖6所示是采用偽收集極的反相器剖面圖.偽收集極收集由橫向pnp發(fā)射極注入的空穴,阻止縱向npn的基極注入,切斷了再生反饋作用形成閂鎖的通路,相當(dāng)于有效地減小了npn管的電流增益.以上措施的弊端是增加了有源區(qū)占用的面積,相對來講,電路的集成密度難以提高.3.2鎖的消除技術(shù)由式(3.1)、(3.2)可知,降低少數(shù)載流子的壽命可以減少寄生雙極型晶體管的電流增益,一般使用金摻雜或中子輻射技術(shù),但此方法不易控制且也會導(dǎo)致漏電流的增加.深阱結(jié)構(gòu)中,縱向寄生晶體管的基區(qū)寬度較大,可以降低它的電流增益。高能量離子注入以形成倒轉(zhuǎn)阱,可以提升基極雜質(zhì)濃度,由式(3.1)可知能降低縱向雙極型晶體管的電流增益.在倒轉(zhuǎn)阱結(jié)構(gòu)中,阱摻雜濃度的峰值位于遠(yuǎn)離表面的襯底中,它同時能降低阱中的串聯(lián)電阻RW.如圖7所示是倒轉(zhuǎn)阱中離子注入雜質(zhì)濃度的分布情況.另一種減少閂鎖效應(yīng)的方法,是將器件制作于重?fù)诫s襯底上的低摻雜外延層中,如圖8所示.重?fù)诫s襯底提供一個收集電流的高傳導(dǎo)路徑,降低了RS.若在阱中加入重?fù)诫s的p+埋層(或倒轉(zhuǎn)阱),又可降低RW.實驗證明,此方法制造的CMOS電路有很高的抗閂鎖能力.閂鎖亦可通過溝槽隔離結(jié)構(gòu)來加以避開,如圖9所示.在此技術(shù)中,利用非等向反應(yīng)離子濺射刻蝕,刻蝕出一個比阱還要深的隔離溝槽.接著在溝槽的底部和側(cè)壁上生長一熱氧化層.然后淀積多晶硅或二氧化硅,以將溝槽填滿.因為n溝道與p溝道MOSFET被溝槽所隔開,所以此種方法可以消除閂鎖.以上措施都是對傳統(tǒng)CMOS工藝技術(shù)的改造,更先進的工藝技術(shù)如SOI(SilicononInsulator)等能從根本上來消除閂鎖產(chǎn)生,但工藝技術(shù)相對來講要復(fù)雜一些.可參考其他資料.3.3電源電流的影響要特別注意電源跳動,防止電感元件的反向感應(yīng)電動勢或電網(wǎng)噪聲竄入CMOS電路,引起CMOS電路瞬時擊穿而觸發(fā)閂鎖效應(yīng).因此在電源線較長的地方,要注意電源退耦,此外還要注意對電火花箝位.防止寄生晶體管的EB結(jié)正偏.輸入信號不得超過電源電壓,如果超過這個范圍,應(yīng)加限流電阻.因為輸入信號一旦超過電源電壓,就可能使EB結(jié)正偏而使電路發(fā)生閂鎖.輸出端不宜接大電容,一般應(yīng)小于0.01μF.電流限制.CMOS的功耗很低,所以在設(shè)計CMOS系統(tǒng)的電源時,系統(tǒng)實際需要多少電流就供給它多少電流,電源的輸出電流能力不要太大.從寄生可控硅的擊穿特性中可以看出,如果電源電流小于可控硅的維持電流,那么即使寄生可控硅有觸發(fā)的機會,也不能維持閂鎖,可通過加限流電阻來達(dá)到抑制閂鎖的目的.4工作原理及設(shè)計工藝應(yīng)注意的基本條件綜上所述,CMOS電路具有其它電路無法比擬的低功耗的優(yōu)點,是在ULSI領(lǐng)域最有前途的電路結(jié)構(gòu).但傳統(tǒng)CMOS電路的工藝技術(shù)會產(chǎn)生與生俱來的閂鎖效應(yīng)(當(dāng)然必須滿足閂鎖形成的三個條件