國開數(shù)字電子電路形考作業(yè)1答案“題目1：十進(jìn)制數(shù)（127.0625）10換算成二進(jìn)制數(shù)，正確結(jié)果是（（1111111.0001）2）。:（1011101.0011）2;（1111111.0001）2;（11101.101）2″“題目2：將二進(jìn)制數(shù)（101011.101101）2轉(zhuǎn)換成十進(jìn)制數(shù)，正確結(jié)果是（（43.703125）10）。:（43.703125）10;（45.839844）10;（44.839125）10″“題目3：將二進(jìn)制數(shù)（100110.100111）2轉(zhuǎn)換成十六進(jìn)制數(shù)，正確結(jié)果是（（26.9C）16）。:（46.47）16;（26.9C）16;（92.97）16″“題目4：經(jīng)證明，等式（）正確。:;;”“題目5：在下列真值表中，A、B為輸入邏輯值，（）列的輸出結(jié)果有誤。AB00100010101001111101:;;”“題目6：題圖所示電路能夠?qū)崿F(xiàn)（或）邏輯關(guān)系。:或;與;與或非”“題目7：對于TTL電路，0.7V的輸入電壓為（低電平）輸入。:高電平;低電平;不能確定”“題目8：在門電路的電氣特性中，將輸出電壓急劇上升或下降所對應(yīng)的（輸入電壓）稱為閾值電壓。:開啟電壓;輸入電壓;輸出電壓”“題目9：對于TTL電路，當(dāng)本級門電路輸出高電平時(shí)，輸出端電流（向外流出，電路帶拉電流負(fù)載）。:向外流出，電路帶拉電流負(fù)載;向內(nèi)流入，電路帶灌電流負(fù)載;不確定”“題目10：OC門“線與”連接并正常工作的前提是（電路輸出端只需一個(gè)外接負(fù)載電阻）。:電路輸出端只需一個(gè)外接負(fù)載電阻;電路輸出端需要外接電源;每個(gè)OC門分別接一個(gè)負(fù)載電阻”“題目11：CMOS電路多余輸入端（不能懸空）。:不能懸空;不確定;能懸空““題目12：題圖所示邏輯電路邏輯關(guān)系是（Y=AB+C）。:;;”題目13：將十進(jìn)制小數(shù)轉(zhuǎn)換成其他進(jìn)制數(shù)時(shí)，應(yīng)把小數(shù)部分乘以新進(jìn)制的基數(shù)（如二進(jìn)制的基數(shù)為2），把得到的整數(shù)部分作為新進(jìn)制小數(shù)部分的最低位。（錯(cuò)）題目14：邏輯函數(shù)可以用真值表、邏輯表達(dá)式和邏輯電路圖來表示，也可以用卡諾圖表示，但卡諾圖與其他形式不能相互轉(zhuǎn)換。（錯(cuò)）題目15：波形圖用于反映邏輯變量之間隨時(shí)間變化的規(guī)律，能夠方便直觀地表現(xiàn)輸入變量的邏輯關(guān)系。（錯(cuò)）題目16：門電路的帶負(fù)載能力用扇出系數(shù)表示，它通常由門電路輸出低電平時(shí)的帶負(fù)載能力決定。（錯(cuò)）題目17：三態(tài)門是能夠?qū)崿F(xiàn)“線與”的邏輯門，當(dāng)它處于高阻態(tài)時(shí)，輸出端與電路連接斷開。（對）題目18：CMOS門電路在輸入端和輸出端的反相器，起到緩沖隔離和規(guī)范邏輯電平的作用。（對）題目19：CMOS反相器的噪聲容限大于TTL門電路的噪聲容限，所以抗干擾能力也比TTL電路強(qiáng)。（對）題目20：CMOS電路多余輸入端不能懸空，TTL門電路的多余輸入端可以懸空，懸空端相當(dāng)于邏輯高電平。（對）“題目21：（1）根據(jù)題意列出真值表，正確結(jié)果為（真值表（c））；(c):真值表（c）;真值表（a）;真值表（b）”“題目22：（2）按最小項(xiàng)列出正確的邏輯表達(dá)式為（）；:;;”“題目23：（3）正確是最簡邏輯表達(dá)式為（F=AB+AC）。:;;”“題目24：（1）該電路為一個(gè)門電路連接較多門電路作為負(fù)載的結(jié)構(gòu)形式，該電路應(yīng)該優(yōu)先選用（CMOS門電路）；:兩者均可;TTL門電路;CMOS門電路”“題目25：（2）該電路以靜態(tài)工作狀態(tài)為主，若考慮功耗因素應(yīng)選用（CMOS門電路）。:兩者均可;TTL門電路;CMOS門電路”

國開數(shù)字電子電路形考作業(yè)2答案“題目1：由組合邏輯電路的功能特點(diǎn)可知，任意時(shí)刻電路的輸出(僅取決于該時(shí)刻的輸入狀態(tài))。:僅取決于電路過去的輸出狀態(tài);與該時(shí)刻輸入狀態(tài)和電路過去的輸出狀態(tài)均有關(guān);僅取決于該時(shí)刻的輸入狀態(tài)”“題目2：下列消除競爭冒險(xiǎn)的方法中，(引入時(shí)鐘脈沖)是錯(cuò)的。:引入時(shí)鐘脈沖;在邏輯設(shè)計(jì)時(shí)增加冗余項(xiàng);接入濾波電容”“題目3：普通二進(jìn)制編碼器的輸入變量中，任何時(shí)刻(僅有一個(gè)被編對象有輸入，其他均沒有輸入)。:均可多個(gè)被編對象有輸入，但只對優(yōu)先級別最高的進(jìn)行編碼;僅有一個(gè)被編對象有輸入，其他均沒有輸入;均可多個(gè)被編對象有輸入，它們共同確定編碼結(jié)果”“題目4：三位同學(xué)按“少數(shù)服從多數(shù)”原則設(shè)計(jì)表決器邏輯電路，下列電路中（圖（a））是錯(cuò)誤的。:圖（c）;圖（b）;圖（a）”“題目5：下列三個(gè)邏輯電路框圖中，（圖b）是譯碼器。:圖c;圖a;圖b”“題目6：16選1數(shù)據(jù)選擇器應(yīng)該有(16)個(gè)數(shù)據(jù)輸入端。:16;8;4″“題目7：由時(shí)序邏輯電路的功能特點(diǎn)可知，任意時(shí)刻觸發(fā)器電路的輸出狀態(tài)(不僅取決于輸入信號，還與輸入信號作用前的現(xiàn)態(tài)有關(guān))。:僅取決于現(xiàn)在的輸出狀態(tài);不僅取決于輸入信號，還與輸入信號作用前的現(xiàn)態(tài)有關(guān);僅取決于電路的輸入信號”“題目8：主從觸發(fā)器在每個(gè)CP脈沖周期，(主觸發(fā)器的輸出狀態(tài)可能改變多次，但從觸發(fā)器只能改變一次)。:主觸發(fā)器的輸出狀態(tài)可能改變多次，但從觸發(fā)器只能改變一次;主觸發(fā)器只能改變一次，但從觸發(fā)器的輸出狀態(tài)可能改變多次;主觸發(fā)器和從觸發(fā)器的輸出狀態(tài)都只能改變一次”“題目9：由RS觸發(fā)器的真值表可知，它的狀態(tài)方程和約束條件是（）。RS=0“題目10：為了把串行輸入的數(shù)據(jù)轉(zhuǎn)換成并行輸出的數(shù)據(jù)，可以使用(移位寄存器)。:數(shù)據(jù)選擇器;移位寄存器;計(jì)數(shù)器”“題目11：與同步時(shí)序電路相比，異步時(shí)序電路的主要缺點(diǎn)是(速度慢)。:抗干擾能力差;速度慢;功耗大”“題目12：N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長度為(2N)的計(jì)數(shù)器。:2N;N;N2″題目13：組合邏輯電路符合邏輯關(guān)系的最簡電路形式不會發(fā)生競爭冒險(xiǎn)現(xiàn)象。(錯(cuò))題目14：多位數(shù)值比較器在比較兩個(gè)多位數(shù)的大小時(shí)，遵循先低位比較后高位的比較原則，只有在低位相等時(shí)，才需要比較高位。（錯(cuò)）題目15：CMOS結(jié)構(gòu)的組合邏輯越來越多被采用，是因?yàn)镃MOS電路耗電量低。（對）題目16：若系統(tǒng)中既有數(shù)字電路也有模擬電路，印刷電路板應(yīng)分別設(shè)置接地線再合并接地。（對）題目17：觸發(fā)器雖然也是由門電路構(gòu)成，但它與組合邏輯電路不同，具有邏輯狀態(tài)的記憶功能。(對)題目18：將主從JK觸發(fā)器的J和K端都接低電平，則在時(shí)鐘脈沖CP的作用下特性方程應(yīng)為。（錯(cuò)）題目19：當(dāng)D觸發(fā)器的現(xiàn)態(tài)時(shí)，為使每個(gè)CP脈沖該觸發(fā)器翻轉(zhuǎn)一次，D端應(yīng)接至。（對）題目20：由M進(jìn)制集成計(jì)數(shù)器構(gòu)成N進(jìn)制計(jì)數(shù)器，當(dāng)M＜N時(shí)一般采用清零法或置位法，當(dāng)M＞N時(shí)則適合采用級聯(lián)法。（錯(cuò)）“題目21：（1）該電路最簡與或形式的邏輯表達(dá)式是（）。“題目22：（2）經(jīng)分析，該電路具有（四舍五入）功能。:單、雙數(shù)判斷;表決;四舍五入”“題目23：分析圖2-4所示電路的邏輯功能。在下列選項(xiàng)中選擇正確答案填入空內(nèi)。（1）該電路使用的觸發(fā)器是（下降沿觸發(fā)的邊沿JK觸發(fā)器）。:主從JK觸發(fā)器;上升沿觸發(fā)的邊沿JK觸發(fā)器;下降沿觸發(fā)的邊沿JK觸發(fā)器”“題目24：（2）分析可知，該電路為（狀態(tài)圖如圖2-5（b）所示，能自啟動(dòng)五進(jìn)制同步計(jì)數(shù)器）。:狀態(tài)圖如圖2-5（a）所示，不能自啟動(dòng)五進(jìn)制同步計(jì)數(shù)器，;狀態(tài)圖如圖2-5（c）所示，能自啟動(dòng)六進(jìn)制同步計(jì)數(shù)器，;狀態(tài)圖如圖2-5（b）所示，能自啟動(dòng)五進(jìn)制同步計(jì)數(shù)器，”“題目25：（3）在CP脈沖的作用下，該電路時(shí)序圖為（圖2-6（a））。:圖2-6（c）;圖2-6（a）;圖2-6（b）”

國開電大數(shù)字電子電路形考作業(yè)3答案“題目1：單穩(wěn)態(tài)觸發(fā)器與多諧振蕩器在狀態(tài)的區(qū)別是（前者只有一個(gè)穩(wěn)態(tài)，后者沒有穩(wěn)態(tài)）。:前者沒有穩(wěn)態(tài)，后者有兩個(gè)穩(wěn)態(tài);前者只有一個(gè)穩(wěn)態(tài)，后者沒有穩(wěn)態(tài);前者沒有穩(wěn)態(tài)，后者只有一個(gè)穩(wěn)態(tài)”“題目2：石英晶體多諧振蕩器的突出優(yōu)點(diǎn)是（振蕩頻率穩(wěn)定）。:速度快;價(jià)格便宜;振蕩頻率穩(wěn)定”“題目3：為了將正弦信號轉(zhuǎn)換成脈沖信號，信號頻率不變，可以采用（施密特觸發(fā)器）。:多諧振蕩器;施密特觸發(fā)器;單穩(wěn)態(tài)觸發(fā)器”“題目4：555定時(shí)器的閾值為（）。A.1/3VCCB.2/3VCCC.1/3VCC和2/3VCCD.1/3VCC和VCC參考答案：C“題目5：在A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器中，衡量轉(zhuǎn)換精度通常用（分辨率和轉(zhuǎn)換誤差）。:分辨率和轉(zhuǎn)換誤差;轉(zhuǎn)換誤差;分辨率”“題目6：下列三種A/D轉(zhuǎn)換器中，（并行比較型）的轉(zhuǎn)換速度最快。:并行比較型;逐次比較型;雙積分型”“題目7：某自動(dòng)控制系統(tǒng)中，微機(jī)與執(zhí)行部件之間的接口電路應(yīng)采用（施密特觸發(fā)器）。:施密特觸發(fā)器;D/A轉(zhuǎn)換器;A/D轉(zhuǎn)換器““題目8：RAM是由存儲矩陣、地址(譯碼器)和讀/寫控制電路三部分組成的。:譯碼器;編碼器;分配器”“題目9：只能讀出不能改寫，信息可永久保存的半導(dǎo)體存儲器是（ROM）。:PROM;ROM;EPROM”“題目10：利用雙穩(wěn)態(tài)觸發(fā)器存儲信息的RAM稱為（SRAM）。:DRAM;閃存;SRAM““題目11：某ROM電路有8根地址線，4根數(shù)據(jù)線，該ROM電路的容量為(256×4)。:256×4;512×4;1024×4″“題目12：下列PLD芯片中，與陣列、或陣列均為可編程的是(PLA)器件。:PAL;PLA;GAL”“題目13：圖2-6所示陣列邏輯電路的邏輯函數(shù)表達(dá)式是（）。:;;”題目14：單穩(wěn)態(tài)觸發(fā)器的輸出脈沖寬度僅取決于電路本身的充放電時(shí)間參數(shù)，而與輸入觸發(fā)脈沖無關(guān)。(錯(cuò))題目15：多諧振蕩器不需要外加輸入信號，只要接通電源就能通過自激產(chǎn)生振蕩波形，所以它也是一種正弦波振蕩器。(錯(cuò))題目16：555定時(shí)器是一種用途極廣泛的集成電路，包括雙極型和CMOS型產(chǎn)品的所有型號最后三位數(shù)碼都是555，外部引腳的排列完全相同。(對)題目17：D/A轉(zhuǎn)換器的轉(zhuǎn)換精度與電阻網(wǎng)絡(luò)的元件參數(shù)誤差有關(guān)，與基準(zhǔn)電壓的穩(wěn)定性無關(guān)。(錯(cuò))題目18：若逐次逼近型A/D轉(zhuǎn)換器的輸出為N位數(shù)字量，進(jìn)行一次A/D轉(zhuǎn)換至少需要經(jīng)過N+2個(gè)CP周期才能完成。(對)題目19：A/D轉(zhuǎn)換器的相對誤差≤±LSB/2，表明實(shí)際輸出的數(shù)字量與理論值的誤差小于最低位的半個(gè)字。(對)題目20：RAM是由存儲矩陣和地址譯碼器兩部分組成的。(錯(cuò))題目21：SRAM是利用MOS管柵極電容存儲電荷效應(yīng)的半導(dǎo)體存儲器。(錯(cuò))題目22：用4片256×4位RAM芯片，可擴(kuò)展成512×8位的RAM存儲系統(tǒng)。(對)題目23：PAL器件中，與陣列和或陣列是電路的核心，不同的芯片輸出結(jié)構(gòu)差異很大。(對)題目24：產(chǎn)品研制過程中需要不斷修改的中、小規(guī)模邏輯電路，不適合選用GAL芯片。(錯(cuò))題目25：FPGA由可編程邏輯快、可編程I/O模塊和可編程內(nèi)連線三部分組成。(對)

國開電大數(shù)字電子電路形考作業(yè)4答案題目1TTL反向器的閾值電壓VTH為正確答案是：1.4V題目2若CMOS反向器的VDD=10V,其閾值電壓VTH為正確答案是：5V題目3三態(tài)輸出門在普通門電路輸出狀態(tài)的基礎(chǔ)上增加的狀態(tài)為正確答案是：高阻態(tài)題目416選1數(shù)據(jù)選擇器的地址端有（）位正確答案是：4題目5由與非門構(gòu)成的基本RS觸發(fā)器，要使Qn+1=Qn,則輸入信號應(yīng)為正確答案是：R=S=1題目6要使T觸發(fā)器Qn+1=Qn，則（）正確答案是：T=0題目7一個(gè)4位二進(jìn)制計(jì)數(shù)器的最大模數(shù)是正確答案是：32題目8觸發(fā)器有兩個(gè)穩(wěn)態(tài)，存儲8位二進(jìn)制信息要（）個(gè)觸發(fā)器正確答案是：8題目9用異步I/O輸出結(jié)構(gòu)的PAL設(shè)計(jì)邏輯電路，它們相當(dāng)于正確答案是：組合邏輯電路題目10要構(gòu)成容量為4K*8的RAM，需要（）片容量為256*4的RAM正確答案是：32題目1174LS160十進(jìn)制計(jì)數(shù)器含有的觸發(fā)器個(gè)數(shù)是正確答案是：4題目12n級觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為正確答案是：n個(gè)題目13相同計(jì)數(shù)模的異步計(jì)數(shù)器和同步計(jì)數(shù)器相比，一般情況下（）正確答案是：驅(qū)動(dòng)方式簡單題目14TTL與非門的多余腳懸空等效于Vcc正確的答案是“對”。題目15單穩(wěn)態(tài)觸發(fā)器可以產(chǎn)生脈沖定時(shí)正確的答案是“對”。題目16三態(tài)門除了輸出高低電平之外，還有第三種輸出狀態(tài)，即高阻態(tài)正確的答案是“對”。題目17用或非門可以實(shí)現(xiàn)3種基本的邏輯運(yùn)算正確的答案是“對”。題目18三極管飽和越深，關(guān)斷時(shí)間越短正確的答案是“對”。題目19在數(shù)字電路中，邏輯功能相同的TTL門和CMOS門芯片可以相互替換使用正確的答案是“對”。