目錄TOC\o"1-2"\h\z\u1概述11.1數(shù)字時鐘的工作原理11.2設計任務12系統(tǒng)總體方案設計 23VHDL模塊電路設計 33.1模塊實現(xiàn) 3分頻模塊pinlv3按鍵去抖動模塊qudou5按鍵控制模塊self16秒、分六十進制模塊cantsixty7時計數(shù)模塊hourtwenty 93.1.6秒、分、時組合后的模塊9數(shù)碼管顯示模塊103.2數(shù)字時鐘的頂層設計原理圖 133.3系統(tǒng)仿真與調試 14結束語 16參考文獻 17致謝 18附錄源程序代碼 191概述1.1數(shù)字時鐘的工作原理數(shù)字鐘電路的根本結構由兩個60進制計數(shù)器和一個24進制計數(shù)器組成，分別對秒、分、小時進行計時，當計時到23時59分59秒時，再來一個計數(shù)脈沖，那么計數(shù)器清零，重新開始計時。秒計數(shù)器的計數(shù)時鐘CLK為1Hz的標準信號，可以由晶振產生的50MHz信號通過分頻得到。當數(shù)字鐘處于計時狀態(tài)時，秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號，每一秒鐘發(fā)出一個中斷給CPU，CPU采用NIOS，它響應中斷，并讀出小時、分、秒等信息。CPU對讀出的數(shù)據(jù)譯碼，使之動態(tài)顯示在數(shù)碼管上。1.2設計任務設計一個基于VHDL的數(shù)字時鐘，具體功能要求如下：1．在七段數(shù)碼管上具有時--分--秒的依次顯示。2．時、分、秒的個位記滿十向高位進一，分、秒的十位記滿五向高位進一，小時按24進制計數(shù)，分、秒按60進制計數(shù)。3．整點報時，當計數(shù)到整點時揚聲器發(fā)出響聲。4．時間設置：可以通過按鍵手動調節(jié)秒和分的數(shù)值。此功能中可通過按鍵實現(xiàn)整體清零和暫停的功能。5．LED燈循環(huán)顯示：在時鐘正常計數(shù)下，LED燈被依次循環(huán)點亮。2系統(tǒng)總體方案設計設計一個基于VHDL的數(shù)字時鐘，我采用自頂向下分模塊的設計。底層為實現(xiàn)個弄能的模塊，各模塊由vhdl語言編程實現(xiàn)：頂層采用原理圖形式調用。其中底層模塊包括秒、分、時三個計數(shù)器模塊、按鍵去抖動模塊、按鍵控制模塊、時鐘分頻模塊、數(shù)碼管顯示模塊共7個模塊。設計框圖如下：圖2.1數(shù)字時鐘設計框圖由圖2.1可以清晰的看到數(shù)字鐘系統(tǒng)設計中各功能模塊間連接關系。系統(tǒng)時鐘50MHZ經過分頻后產生1秒的時鐘信號，1秒的時鐘信號作為秒計數(shù)模塊的輸入信號，秒計數(shù)模塊產生的進位信號作為分計數(shù)模塊的輸入信號，分計數(shù)模塊的進位信號作為時計數(shù)模塊的輸入信號。秒計數(shù)模塊、分計數(shù)模塊、時計數(shù)模塊的計數(shù)輸出分別送到顯示模塊。由于設計中要使用按鍵進行調節(jié)時間，而按鍵的動作過程中存在產生得脈沖的不穩(wěn)定問題，所以就牽扯到按鍵去抖動的問題，對此系統(tǒng)中設置了按鍵去抖動模塊，按鍵去抖動模塊產生穩(wěn)定的脈沖信號送入按鍵控制模塊，按鍵控制模塊根據(jù)按鍵的動作對秒、分、時進行調節(jié)。3VHDL模塊電路設計3.1模塊實現(xiàn)由數(shù)字鐘的頂層設計原理圖可知：系統(tǒng)的外部輸入即為系統(tǒng)的時鐘信號CLK=50MHZ,系統(tǒng)的外部輸出有蜂鳴器信號buzzer，LED顯示信號LED[3..1]和shan〔與按鍵去抖動模塊的o3相連〕，數(shù)碼管顯示信號xianshi[7..0]，數(shù)碼管位選信號xuanze[7..0]。下面將對內部功能模塊進行詳細說明，〔本設計共包含5個模塊〕：3.1.1分頻模塊pinlv對系統(tǒng)的時鐘50MHZ進行分頻，設置不同長度的計數(shù)值，當系統(tǒng)時鐘clk有變化時計數(shù)器開始計數(shù)，當計數(shù)到某個值時輸出一個信號，計數(shù)值不同輸出信號的周期也就不同，從而實現(xiàn)了對系統(tǒng)時鐘進行不同的分頻，產生不同頻率的信號。由VHDL語言生成的模塊圖和程序說明如下：圖3.1分頻模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypinlvisport(clk:instd_logic;--系統(tǒng)時鐘輸入端口clk2ms:outstd_logic;clk500ms:outstd_logic;clk1s:outstd_logic);--各頻率信號的輸出端口end;architecturebehofpinlvisbeginp1:process(clk);--進程p1variablecount1:integerrange0to49999999;beginif(clk'eventandclk='1')thencount1:=count1+1;--在clk的上升沿計數(shù)ifcount1<=24999999thenclk1s<='0';elsifcount1<=49999999thenclk1s<='1';elsecount1:=0;--產生周期為1s的時鐘信號clk500ms<='0';elsifcount3<=24999999thenclk500ms<='1';elsecount3:=0;--產生周期為500ms的時鐘信號endif;endif;endprocessp1;--結束進程p1p2:process(clk);--進程p2variablecount2:integerrange0to99999;beginif(clk'eventandclk='1')thencount2:=count2+1;--在clk上升沿計數(shù)ifcount2<=49999thenclk2ms<='0';elsifcount2<=99999thenclk2ms<='1';--產生周期為2ms的掃描信號endif;endif;endprocessp2;--結束進程p2p3:process(clk);--進程p3variablecount3:integerrange0to24999999;beginif(clk'eventandclk='1')thencount3:=count3+1;--在clk上升沿計數(shù)ifcount3<=12499999thenendif;endif;endprocessp3;endbeh;3.1.2按鍵去抖動模塊qudou本設計用到FPGA開發(fā)板上的四個按鍵，由于按鍵有反響時間、抖動的問題，可能當按鍵被按一次時而系統(tǒng)感應到幾次，造成誤差。所以應該進行按鍵消抖的處理，讓每按一次鍵系統(tǒng)只感應到一次按鍵?？梢圆捎密浖訒r，觸發(fā)反相器等方式進行消除抖動，本設計中采用軟件延時的方式。由VHDL語言生成的模塊圖和程序說明如下：圖3.2按鍵去抖動模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityqudouis port(clk,k1,k2,k3,k4:instd_logic; o1,o2,o3,o4:outstd_logic);--設置按鍵輸入信號輸出端口end;architecturebehofqudouisbeginprocess(clk,k1,k2,k3,k4) variablecant1:integer; variablecant2:integer; variablecant3:integer; variablecant4:integer; beginifclk'eventandclk='1'then ifk1='1'thencant1:=0; endif;--設置計數(shù)初值ifk2='1'thencant2:=0; endif;--設置計數(shù)初值 ifk3='1'thencant3:=0;--設置計數(shù)初值endif; ifk4='1'thencant4:=0;endif;--設置計數(shù)初值 ifcant1>2499999theno1<='0'; elseo1<='1';--延時0.5s endif; ifcant2>2499999theno2<='0'; elseo2<='1';--延時0.5s endif; ifcant3>2499999theno3<='0';elseo3<='1';--延時0.5sendif;ifcant4>2499999theno4<='0';elseo4<='1';--延時0.5sendif; cant1:=cant1+1;--加一計數(shù)cant2:=cant2+1;--加一計數(shù)cant3:=cant3+1;--加一計數(shù)cant4:=cant4+1;--加一計數(shù)endif;endprocess;endbeh;3.1.3按鍵控制模塊self1本設計中使用了兩個按鍵進行對時鐘的暫停和調秒操作，當ok2按下時時鐘暫停，再按ok3那么進行秒個位的加一計數(shù)，每按一次進行加一處理。當調節(jié)好時間后，在按ok2鍵重新開始計數(shù)。由VHDL語言生成的模塊圖和程序說明如下：圖3.3按鍵控制模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityself1is port( c:instd_logic; ok2:instd_logic; ok3:instd_logic; ck:outstd_logic);end;--設置端口architecturebeaofself1issignalm:std_logic;signalt:std_logic;begin p1:process(ok2,ok3,c);--ok2和ok3觸發(fā)進程 begin ifok2'eventandok2='0'thenm<=notm;--由ok2的動作產生m的電平信號endif;ifm='1'thenck<=not(ok3);--把按鍵ok3的脈沖信號給輸出elseck<=c;--否那么把正常計數(shù)時鐘給輸出endif;endprocessp1;--結束進程endbea;3.1.4秒、分六十進制模塊cantsixty本設中秒、分的六十進制是由個位的十進制和十位的六進制進行組合實現(xiàn)的。當個位記到9時自動向高位進一，同時個位自動清零。當十位記到5并且個位記到9時，自動產生一個進位脈沖，同時個位和十位分別從零開始重新計數(shù)。由VHDL語言生成的模塊圖和程序說明如下：圖3.4六十進制模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycantsixtyisport(clk:instd_logic;reset:instd_logic;out1:outstd_logic_vector(3downto0);out2:outstd_logic_vector(3downto0);c:outstd_logic);end;architecturebehofcantsixtyissignalss1,ss2:std_logic_vector(3downto0);beginp1:process(clk,reset)beginif(reset='0')thenss1<="0000";ss2<="0000";elsif(clk'eventandclk='1')thenifss1="1001"andss2="0101"thenc<='1';--當計數(shù)到59時產生進位信號elsec<='0';--否那么不產生endif;ifss1="1001"thenss1<="0000";ifss2="0101"thenss2<="0000";elsess2<=ss2+1;endif;elsess1<=ss1+1;--計數(shù)過程endif;endif;endprocessp1;--結束進程out1<=ss1;out2<=ss2;--把信號送輸出endbeh;3.1.5時計數(shù)模塊hourtwenty時計數(shù)模塊是二十四進制相對復雜一點，因為當十位0或著1時個位需要記到9并產生進位信號，當十位是2時，個位記到3時，就全部從零開始重新計數(shù)。即是在十位為不同值時個位兩種計數(shù)過程。由VHDL語言生成的模塊圖和程序說明如下：圖3.5時計數(shù)模塊3.1.6秒、分、時組合后的模塊把設計的秒、分、時模塊連接起來，再通過仿真驗證，各模塊間的進位是否正確連接后的原理圖如下圖3.6秒、分、時組合后原理圖3.1.7數(shù)碼管顯示模塊本模塊中包含數(shù)碼管的段選和位選設計，Led燈循環(huán)設計，以及整點報時的設計。模塊的輸入信號有數(shù)碼管掃描頻率clk2ms，秒、分、時各模塊的個位和十位輸入，以及由分模塊向時模塊產生的進位脈沖信號。由VHDL語言生成的模塊圖和程序說明如下：圖3.7數(shù)碼管顯示原理圖libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityqudongisport(s1,s2,m1,m2,h1,h2:instd_logic_vector(3downto0);clk2ms:instd_logic;xiang:instd_logic;signalsel:std_logic_vector(2downto0);signalA:std_logic_vector(3downto0);signalt:std_logic_vector(11downto0);signalf:std_logic_vector(1downto0);signalcount1:std_logic_vector(1downto0);beginp1:process(clk2ms)beginifclk2ms'eventandclk2ms='1'thensel<=sel+1;t<=t+1;endif;endif;f<=t(11)&t(10);iff="01"thenled(3)<='0';elseled(3)<='1';endif;iff="10"thenled(2)<='0';elseled(2)<='1';endif;iff="11"thenled(1)<='0';elseled(1)<='1';endif;--led的循環(huán)顯示設計endprocessp1;p2:process(sel,s1,s2,m1,m2,h1,h2)begincaseseliswhen"000"=>xuanze<="11111110";A<=s1;--秒個位在數(shù)碼管1上顯示when"001"=>xuanze<="11111101";A<=s2;--秒十位在數(shù)碼管2上顯示when"010"=>xuanze<="11111011";A<="1010";--數(shù)碼管3上顯示橫杠when"011"=>xuanze<="11110111";A<=m1;--分個位在數(shù)碼管4上顯示when"100"=>xuanze<="11101111";A<=m2;--分十位在數(shù)碼管5上顯示when"101"=>xuanze<="11011111";A<="1011";--數(shù)碼管6上顯示橫杠when"110"=>xuanze<="10111111";A<=h1;--時個位在數(shù)碼管7上顯示when"111"=>xuanze<="01111111";A<=h2;--時十位在數(shù)碼管8上顯示whenothers=>null;endcase;endprocessp2;p3:process(A)begincaseAiswhen"0000"=>xianshi<="11000000";--顯示0when"0001"=>xianshi<="11111001";--顯示1when"0010"=>xianshi<="10100100";--顯示2when"0011"=>xianshi<="10110000";--顯示3when"0100"=>xianshi<="10011001";--顯示4when"0101"=>xianshi<="10010010";--顯示5when"0110"=>xianshi<="10000010";--顯示6when"0111"=>xianshi<="11111000";--顯示7when"1000"=>xianshi<="10000000";--顯示8when"1001"=>xianshi<="10010000";--顯示9when"1010"=>xianshi<="10111111";--顯示--when"1011"=>xianshi<="10111111";--顯示--whenothers=>null;--數(shù)碼管的段選設計endcase;endprocessp3;P4:process(xiang)beginifxiang='1'thenbuzzer<='0';--當進位信號xiang為1時就把低電平給buzzer讓蜂鳴器響elsebuzzer<='1';--否那么把高電平給buzzer不給蜂鳴器觸發(fā)信號endif;endprocessp4;--結束進程endbehav;數(shù)字鐘的頂層設計原理圖圖3.8數(shù)字鐘的頂層設計原理圖3.3系統(tǒng)仿真與調試將調試好的程序下載到實驗板上進行驗證，到達了設計的各項功能。時鐘準確計數(shù)，各模塊的進位也正確，當按下實驗板上的key1鍵時系統(tǒng)復位清零，實驗板上的key2鍵可實現(xiàn)系統(tǒng)的暫停和開始，在系統(tǒng)暫停的狀態(tài)下，按key3鍵可實現(xiàn)調節(jié)秒計數(shù)，每按一次計數(shù)加一，key4鍵可實現(xiàn)調節(jié)分模塊，每按一次計數(shù)加一，長按那么一直加，當?shù)竭_整點時，蜂鳴器發(fā)聲。其中一些模塊在QuartusII下的仿真如下：1〕.按鍵去抖動仿真：圖3.9按鍵去抖動仿真效果圖由于0.5s太長，在本仿真中設置了很小的一個量10clk，從圖中可以看出根本實現(xiàn)了按鍵去抖動的效果。無論按鍵怎么抖動，輸出總是保持穩(wěn)態(tài)10clk，當下一個觸發(fā)來了以后，就可以觸發(fā)單穩(wěn)態(tài)。2〕.六十進制波形仿真：圖3.10六十進制波形仿真圖由上圖可見，當1s的時鐘信號參加時，個位out1從0到9不斷循環(huán)，而且當個位out1記到9時產生一個進位信號使十位out2加一，以此類推就實現(xiàn)了六十進制計數(shù)。根本到達了正確計數(shù)的理想效果。3〕.二十四進制波形仿真：圖3.11二十四進制波形仿真圖由上圖看出十位為0或1時，個位記到9時，十位才進行加一計數(shù)，但當十位為2時，個位記到3時，十位變成了0，個位又從0重新開始計數(shù)，這樣就實現(xiàn)了二十四進制的計數(shù)。從圖形的顯示波形可知，設計根本到達了正確計數(shù)的功能。4〕.秒、分、時組合后波形仿真：圖3.12秒、分、時組合后仿真波形圖結束語這個實驗帶給我的體會很多也很深，我以前沒有對數(shù)字時鐘進行系統(tǒng)的設計，這次獨立的設計，我遇到了很多問題，也走了很多彎路，還好最后終于通過自己的努力看到了理想的結果。通過實驗，我對EDA技術和FPGA技術有了更進一步的理解，掌握了FPGA的層次化設計電路的方法，掌握了用VHDL語言編寫各個功能模塊并通過波形確定電路設計是否正確。掌握了下載驗到目標器件的過程。實驗中遇到的問題很多，有的是很根底的但我卻不知道，例如數(shù)碼管的掃描頻率，剛開始時數(shù)碼管不顯示，我找了很多原因都沒想到是掃描頻率的問題，浪費了很多時間。還有分頻的時候，看過很多分頻的電路程序，但那些并不是都可以實現(xiàn)準確的分頻，需要通過波形進行驗證。還有計數(shù)器的設計，我用了很長時間才編寫出來，現(xiàn)在看看，也沒有那么難了?？傊液芨兄x這次實驗可以給我這樣的時機，這個實驗給了我很對的收獲，我相信這會對我以后的學習和工作都有幫助。參考文獻[1]周立功，SOPC嵌入式系統(tǒng)根底教程，北京航空航天大學出版社，2023.4[2]周立功，SOPC嵌入式系統(tǒng)實驗教程，北京航空航天大學出版社，2006.7[3]張志剛，F(xiàn)PGA與SOPC設計教程—DE實踐，西安電子科技大學出版社，2007[4]潘松黃繼業(yè)，EDA技術實用教程，科學出版社，2006.8[5]華清遠見嵌入式培訓中心，F(xiàn)PGA應用開發(fā)入門與典型實例，人民郵電出版社，2023.6致謝非常感謝李老師對我們的細心詳細的指導，要不是李老師很仔細的檢查我的課程設計，并從中發(fā)現(xiàn)我的諸多錯誤，我現(xiàn)在也沒法這么快的把課程設計完成。李老師為人隨和親切，上課時總是不忘記鼓勵我們,老師非常耐心地給我們講了這次課程設計應該要注意的地方，我們應該用什么心態(tài)去看待這次的課程設計，他說對課程設計對于電子科學與技術專業(yè)的學生是有很大幫助的，這可以提高我們的動手能力和協(xié)同能力，所以李老師要求我們一定要認真對待！老師的鼓勵使我認識到以后還要多學習各種電子方面的書籍，多進行操作，提高動手能力和理論水平!在這次課程設計中我也遇到了比擬多的問題，不過李老師每次都是不厭其煩給我們批改了，經過李老師的仔細批改，大局部的錯誤都解決了。老師無微不至的關心和諄諄的教誨，高深的學術造詣讓我獲益匪淺，也讓我學到了很多的關于課程設計的珍貴的經驗，這是一生受益的事情！所以，再一次由衷的的感謝李老師，謝謝！附錄源程序代碼libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityszzisport(clk,k1,k2,k3,k4,c1,c2,ok2,ok3,reset1,reset2,clk2ms,xiang:instd_logic;s1,s2,m1,m2,h1,h2:instd_logic_vector(3downto0);clk2ms,clk500ms,clk1s,o1,o2,o3,o4,ck:outstd_logic;out1,out2,out3,out4:outstd_logic_vector(3downto0);xuanze,xianshi:outstd_logic_vector(7downto0));endszzarchitectureoneofszzissignalm,t1:std_logic;signalhh1,hh2,ss1,ss2,A:std_logic_vector(3downto0);signalsel:std_logic_vector(2downto0);signalt2:std_logic_vector(11downto0);signalf,count1:std_logic_vector(1downto0);begin分頻模塊pinlvp1:process(clk);--進程p1variablecount1:integerrange0to49999999;beginif(clk'eventandclk='1')thencount1:=count1+1;--在clk的上升沿計數(shù)ifcount1<=24999999thenclk1s<='0';elsifcount1<=49999999thenclk1s<='1';elsecount1:=0;--產生周期為1s的時鐘信號clk500ms<='0';elsifcount3<=24999999thenclk500ms<='1';elsecount3:=0;--產生周期為500ms的時鐘信號endif;endif;endprocessp1;--結束進程p1p2:process(clk);--進程p2variablecount2:integerrange0to99999;beginif(clk'eventandclk='1')thencount2:=count2+1;--在clk上升沿計數(shù)ifcount2<=49999thenclk2ms<='0';elsifcount2<=99999thenclk2ms<='1';--產生周期為2ms的掃描信號endif;endif;endprocessp2;--結束進程p2p3:process(clk);--進程p3variablecount3:integerrange0to24999999;beginif(clk'eventandclk='1')thencount3:=count3+1;--在clk上升沿計數(shù)ifcount3<=12499999thenendif;endif;endprocessp3;按鍵去抖動模塊qudoup4:process(clk,k1,k2,k3,k4) variablecant1:integer; variablecant2:integer; variablecant3:integer; variablecant4:integer; beginifclk'eventandclk='1'then ifk1='1'thencant1:=0; endif;--設置計數(shù)初值ifk2='1'thencant2:=0;endif;--設置計數(shù)初值 ifk3='1'thencant3:=0;--設置計數(shù)初值endif; ifk4='1'thencant4:=0;endif;--設置計數(shù)初值 ifcant1>2499999theno1<='0'; elseo1<='1';--延時0.5s endif; ifcant2>2499999theno2<='0'; elseo2<='1';--延時0.5s endif; ifcant3>2499999theno3<='0';elseo3<='1';--延時0.5sendif;ifcant4>2499999theno4<='0';elseo4<='1';--延時0.5sendif; cant1:=cant1+1;--加一計數(shù)cant2:=cant2+1;--加一計數(shù)cant3:=cant3+1;--加一計數(shù)cant4:=cant4+1;--加一計數(shù)endif;endprocessp4;按鍵控制模塊self1p5:process(ok2,ok3,c1);--ok2和ok3觸發(fā)進程beginifok2'eventandok2='0'thenm<=notm;--由ok2的動作產生m的電平信號endif;ifm='1'thenck<=not(ok3);--把按鍵ok3的脈沖信號給輸出elseck<=c1;--否那么把正常計數(shù)時鐘給輸出endif;endprocessp5;--結束進程六十進制模塊cantsixtyp6:process(clk,reset1)beginif(reset1='0')thenss1<="0000";ss2<="0000";elsif(clk'eventandclk='1')thenif(ss1="1001"andss2="0101")thenc2<='1';--當計數(shù)到59時產生進位信號elsec2<='0';--否那么不產生endif;ifss1="1001"thenss1<="0000";ifss2="0101"thenss2<="0000";elsess2<=ss2+1;endif;elsess1<=ss1+1;--計數(shù)過程endif;endif;endprocessp6;--結束進程out1<=ss1;out2<=ss2;--把信號送輸出二十四進制模塊hourtwentyp7:process(clk,reset2)beginif(reset2='0')thenhh1<="0000";hh2<="0000";elsif(clk'eventandclk='1')thenif(hh1="0011"andhh2="0010")and(ss1="1001"andss2="0101")thenhh2<="0000";endif;if(hh1="1001")and(ss2="0101"andss1="1001")thenhh2<=hh2+1;endif;endif;endprocessp7;p8:process(clk,reset2)beginif(reset2='0')thenhh1<="0000";hh2<="0000";elsif(clk'eventandclk='1')thenif(hh1="0011"andhh2="0010")and(ss1="1001"andss2="0101")thenhh1<="0000";endif;if(hh1="1001")and(ss1="1001"andss2="0101")thenif(hh1="1001")thenhh1<="0000";elsehh1<=hh1+1;endif;endif;endif;endprocessp8;out3<=hh1;out4<=hh2;--把信號送輸出數(shù)碼管顯示模塊qudongp9:process(clk2ms)beginifclk2ms'eventandclk2ms='1'thensel<=sel+1;t2<=t2+1;endif;endif;f<=t2(11)&t2(10);iff="01"thenled(3)<='0';elseled(3)<='1';endif;iff="10"thenled(2)<='0';elseled(2)<='1';endif;iff="11"thenled(1)<='0';els