第三章CMOS集成電路的物理結(jié)構(gòu)CMOS集成電路是用一組復(fù)雜的物理和化學(xué)過程，在硅圓片上的一個(gè)小面積上形成的電子開關(guān)電路。VLSI設(shè)計(jì)者的一項(xiàng)基本任務(wù)是將電路圖轉(zhuǎn)化為硅的形式。這一過程稱為物理設(shè)計(jì)，它是區(qū)分VLSI領(lǐng)域與一般數(shù)字工程的一個(gè)方面。本章將在層次化設(shè)計(jì)中微觀硅片層次上考察CMOS集成電路的結(jié)構(gòu)。3.1集成電路工藝層一個(gè)硅集成電路可以看成是按特定次序?qū)⒉煌牧蠈盈B在一起形成的三維結(jié)構(gòu)集合，這些結(jié)構(gòu)共同作用作為一個(gè)電子開關(guān)電路。絕緣層襯底金屬層形成圖形的導(dǎo)體層在玻璃絕緣體的上面，復(fù)雜的VLSI芯片采用幾層這類結(jié)構(gòu)的鋁或銅的導(dǎo)體層。上圖介紹的概念可通過增加更多層數(shù)而加以擴(kuò)展。比如要在如上的結(jié)構(gòu)上再放一層金屬圖形?；ミB線的電阻和電容邏輯門之間通過點(diǎn)與點(diǎn)之間的信號(hào)流路徑相互通信。在集成電路層次上，這一任務(wù)是通過形成圖形的金屬線作為導(dǎo)線來傳導(dǎo)電流而完成的。電流的大小還取決于這些金屬線材料的物理性質(zhì)及其尺寸。線電阻的歐姆數(shù)表示電流容易通過的程度，其值越大，材料層的導(dǎo)電性就越好RS代表一個(gè)上表面邊長為w×w的方形區(qū)域的電阻。這一分析表明，對(duì)于一個(gè)給定的工藝層，它的線電阻取決于形成圖形的線的長寬比（l/w）。這一結(jié)論的重要性是基于對(duì)信號(hào)沿線的傳遞速度受Rline值影響的定性觀察。Rline值小，允許通過的電流大，這符合高速設(shè)計(jì)的需要?；ミB線還表現(xiàn)出具有電容的特性。電容存在于任意兩個(gè)在電氣上被分開的導(dǎo)體之間。對(duì)于互連線來說，連線導(dǎo)體是通過二氧化硅玻璃絕緣層與半導(dǎo)體襯底絕緣的。電容取決于互連線的幾何形狀。是絕緣氧化層的介電常數(shù)，其大小取決于氧化物的成分。在高速數(shù)字電路中，互連線上的信號(hào)會(huì)被延遲的時(shí)間，它是電路速度的限制因素。3.2MOSFET集成電路層如何構(gòu)成MOSFET柵源漏源層?xùn)艑勇覣BG=0不連接ABG=1導(dǎo)電層形成MOSFET的各工藝層硅圓片漏二氧化硅絕緣層?xùn)旁碬LMOSFET三維結(jié)構(gòu)圖LW3.2.1硅的導(dǎo)電性硅中只有很少量的電子由于熱激發(fā)的作用獲得熱能而脫離原來的硅原子，具有導(dǎo)電性。在室溫下（T＝27o）本征載流子密度純凈硅是電的不良導(dǎo)體，但可以通過有目的地加入少量的雜質(zhì)原子（稱為摻雜劑）。其目的是增加電子或空穴的數(shù)量以增加其導(dǎo)電性。在晶體中摻入砷或磷原子可以增加自由電子的數(shù)量。得到的樣品稱為n型材料。每立方厘米加入施主的數(shù)量用符號(hào)Nd表示，所以電子密度為：n型材料中空穴的數(shù)量為：在n型材料中，電子被稱為多子，空穴則稱為少子。在晶體中摻入硼原子可以增加帶正電荷的空穴數(shù)。得到的樣品稱為p型材料。同樣，我們用下式計(jì)算載流子密度：一個(gè)載流子密度為n和p的半導(dǎo)體區(qū)域，其電導(dǎo)率為：對(duì)于一個(gè)特定的n型樣品，通常可以近似其電導(dǎo)率為：同樣，p型區(qū)的電導(dǎo)率為：例1設(shè)施主摻雜密度為。則電子密度為而空穴密度為例2一個(gè)硼摻雜密度為的p型硅摻雜樣品，則多子空穴的密度為而電子密度為已知該樣品的遷移率為則電導(dǎo)率為當(dāng)n區(qū)與p區(qū)彼此接觸時(shí)就形成一個(gè)界面pn結(jié)，這個(gè)pn結(jié)只允許沿一個(gè)方向?qū)щ?，即從p端向n端導(dǎo)電。在電子學(xué)中，這一特點(diǎn)用來制造二極管。這種只允許一個(gè)方向流動(dòng)的特性叫做整流。3.2.2nFET和pFET一個(gè)FET的極性是由漏區(qū)和源區(qū)的極性決定的。Pn＋n＋金屬源漏柵n阱p＋p＋P漏柵源3.2.3FET中的電流平行板的電容柵氧化層電容總柵電容Pn＋n＋toxVGVtins例3考慮一個(gè)柵氧化層，厚度為50×10-8cm。其每單位面積的柵電容為假設(shè)FET的柵面積為則柵電容為電子溝道Pn＋n＋沒有電子0VPn＋n＋V電子（－q）電子溝道n＋n＋閉合開關(guān)n＋n＋開路開關(guān)LW是器件互導(dǎo)（轉(zhuǎn)移互導(dǎo)）采用這一模型，可把nFET看成一個(gè)斷開或閉合的開關(guān)器件，當(dāng)它斷開時(shí)源漏之間無溝道存在，R趨于無窮大；當(dāng)它閉合時(shí)，源漏之間存在電阻Rn。

pFET的行為與nFET類似，只是所有的極性相反。雖然對(duì)nFET和pFET導(dǎo)通特性的初步研究被高度簡化了，但確實(shí)為設(shè)計(jì)者提供有用的具體概念。3.2.4柵電容的驅(qū)動(dòng)在CMOS集成電路中存在的任何電容都會(huì)引起信號(hào)延遲。電容器兩端的電壓V不可能突變，它的變化有延遲，VG的變化延遲就是電荷移入或移出柵極所需要的時(shí)間，即晶體管本身引起信號(hào)延遲。電容大意味著延遲時(shí)間長。電容器儲(chǔ)存電能，所以晶體管改變通斷要求在電路中把能量從一點(diǎn)移到另一點(diǎn)。由于器件和互連線的物理特性引起的開關(guān)延遲電路中每次開關(guān)都需要能量轉(zhuǎn)移，這就意味著電路中將發(fā)生功耗解決上面第一個(gè)問題意味著設(shè)計(jì)者必須了解開關(guān)延遲的本質(zhì)，以便設(shè)計(jì)快速的數(shù)字電路。第二個(gè)問題更為實(shí)際，過剩的局部發(fā)熱可能很嚴(yán)重，必須通過合理的設(shè)計(jì)并使用散熱技術(shù)來避免。設(shè)計(jì)中面臨的兩個(gè)問題：3.3CMOS工藝層CMOS工藝是有關(guān)從裸硅“圓片”到形成最終的電子集成電路所需要的一系列步驟。n阱工藝起始于p型襯底（圓片），nFET可以直接在p型襯底上形成，加上n阱區(qū)是為了包括pFET。P襯底n阱n＋P＋FOX柵柵氧化層n＋p＋n阱nFETpFET一旦定義了基本的晶體管工藝層，就可加上用玻璃絕緣體分隔開的導(dǎo)電金屬層以便連線?，F(xiàn)代工藝往往可有5個(gè)或更多的金屬互連線層以緩解復(fù)雜電路中大量布線的問題。金屬互連層P襯底n＋柵Ox1Ox2Ox3Metal1Metal2Via金屬層之間以及金屬層與晶體管之間用玻璃實(shí)現(xiàn)電絕緣；相鄰導(dǎo)電層之間的電接觸要求在它們之間的氧化層上形成接觸孔和通孔?；ミB線的版圖Metal2Metal1Metal1Metal1柵CMOS電路的設(shè)計(jì)首先在硅上形成nFET和pFET，然后通過在導(dǎo)電層上形成的互連線將它們連接在一起。3.4FET陣列設(shè)計(jì)兩個(gè)串聯(lián)nFET的例子三個(gè)串聯(lián)nFET并聯(lián)nFET的兩種版圖方案CMOS開關(guān)陣列采用FET用導(dǎo)線連在一起，形成串、并聯(lián)組，其連接方式能夠得到所需要的功能。上圖表明在硅片上建立圖形實(shí)際只需要三個(gè)n區(qū)。器件可以共用圖形區(qū)域，以節(jié)省版圖面積或降低復(fù)雜性。這一技術(shù)適用于任何FET串聯(lián)組合。三個(gè)FET鏈，在表面視圖上并沒有標(biāo)出每個(gè)區(qū)域，比較方便的是提供一個(gè)圖例，用不同的填充樣式表示不同的材料。在這個(gè)設(shè)計(jì)階段，通常對(duì)信號(hào)流路徑和電路拓?fù)溥B接比對(duì)晶體管細(xì)節(jié)更感興趣。并聯(lián)的FET可用同樣的方式形成圖形我們所期望的是一種統(tǒng)一的版圖原則可使硅表面上有較高的集成密度。這是并聯(lián)FET的另一種版圖方案。雖然使兩個(gè)FET位置一致，但這不是必需的。只有布線和最終的電連接才是重要的。互相分開的晶體管通常比共享漏/源區(qū)的晶體管占用更多的面積。3.4.1基本門設(shè)計(jì)非門電路轉(zhuǎn)換成硅片實(shí)現(xiàn)電源（VDD）和地（Gnd）用金屬線層布線n＋和p＋區(qū)用不同的顏色表示，pFET嵌在n阱的邊界內(nèi)由于金屬和n＋或p＋區(qū)處于不同的結(jié)構(gòu)層，所以從金屬層至n＋或p＋區(qū)需有接觸孔非門的版圖設(shè)計(jì)還可以有另一種方案，把非門設(shè)計(jì)成2：1的多路選擇器物理設(shè)計(jì)目標(biāo)之一是使整個(gè)芯片的面積最小，這可以在各個(gè)層次上用各種技術(shù)來實(shí)現(xiàn)。例1：共享電源和接地的兩個(gè)非門。例2：非反相緩沖器（基于兩非門設(shè)計(jì)）非門的另一種版圖共享電源和地的兩個(gè)非門，比兩個(gè)分開電路實(shí)現(xiàn)的簡單做法要省面積。同樣的版圖可以用來作為設(shè)計(jì)非反相緩沖器的基礎(chǔ)。該設(shè)計(jì)中利用了金屬可以跨越輸入多晶柵而不會(huì)與之在電氣上連接這一事實(shí)。帶有驅(qū)動(dòng)器的傳輸門版圖xyxyNAND2版圖NOR2版圖NAND2另一版圖NOR2另一版圖將NAND2和NOR2的結(jié)構(gòu)分解為晶體管和導(dǎo)線，可以看出二者版圖的相似性。表明了AND－OR的對(duì)偶特性如何演變成版圖的對(duì)稱性。這些版圖技術(shù)可以擴(kuò)展到具有三個(gè)或更多輸入的邏輯門。3.4.2復(fù)合邏輯門考慮幾個(gè)復(fù)合邏輯門電路：wzxy3.4.3一般性討論幾個(gè)晶體管之間共享n＋和p＋區(qū)是可能的，它減少了面積和布線的復(fù)雜性。經(jīng)驗(yàn)表明，規(guī)則的圖形和陣列可以得到最高的密度，隨意放置的多邊形應(yīng)盡可能避免。電源和地布置成水平方向的金屬線，所有的FET都放置在兩個(gè)供電軌道之間。圖中晶體管有的是單獨(dú)放置的，有的則組合在一起共用柵多晶硅或共用源/漏區(qū)。有一種畫版圖的方法是以簡單棍棒圖的概念為基礎(chǔ)，即用不同的顏色代表不同的工藝層，布線為有顏色的線并且服從構(gòu)成芯片的規(guī)則。彩色棒圖的簡單規(guī)則：紅線與綠線交叉產(chǎn)生一個(gè)晶體管黃色邊框內(nèi)紅色在綠色之上為pFET；不在黃色框內(nèi)為nFET紅色可越過藍(lán)色或灰色藍(lán)色可越過紅色、綠色或灰色灰色可越過紅色、綠色或藍(lán)色從藍(lán)色到綠色必須放置晶體管的接觸孔藍(lán)色連接綠色必須通過通孔藍(lán)色連接紅色必須使用多晶接觸孔一個(gè)更為結(jié)構(gòu)化的技術(shù)是將圖論應(yīng)用于晶體管布置和邏輯版圖的問題。任何一個(gè)CMOS電路可轉(zhuǎn)化為一個(gè)由邊和頂點(diǎn)組成的等效圖。歐拉圖用在晶體管共用源/漏區(qū)時(shí)有助于電路的布置和布線。為了建立一個(gè)歐拉圖，先從CMOS電路圖開始選擇一個(gè)起始點(diǎn)（節(jié)點(diǎn)）?？赡艿脑?，從該點(diǎn)走完整個(gè)圖形，使每邊只能通過