數(shù)字電子技術(shù)(山東聯(lián)盟）-知到答案、智慧樹答案第一章單元測試1、問題：十進(jìn)制數(shù)25對應(yīng)的八進(jìn)制數(shù)為（）。選項：B:31C:19答案:【31】2、問題：八進(jìn)制數(shù)34.5對應(yīng)的二進(jìn)制數(shù)為（）。選項：C:100010.1答案:【】3、問題：與十進(jìn)制數(shù)53.5等值的8421BCD碼為（）。選項：答案:【】4、問題：與十進(jìn)制數(shù)（12.5）10等值的二進(jìn)制數(shù)為（）。選項：B:C.5D:10010.0101答案:【】5、問題：與八進(jìn)制數(shù)(47.3)8等值的二進(jìn)制數(shù)為（）。選項：答案:【】6、問題：不同的數(shù)碼只能用來表示數(shù)量的不同大小。選項：A:錯B:對答案:【錯】7、問題：帶有符號位的二進(jìn)制負(fù)數(shù)的補碼與原碼相同。選項：A:錯B:對答案:【錯】8、問題：格雷碼具有任何相鄰碼只有一位碼元不同的特性。選項：A:對B:錯答案:【對】9、問題：正數(shù)的反碼是將符號位保持不變，其它各位都取反。選項：A:錯B:對答案:【錯】10、問題：將8421BCD碼加得到余3碼，所以余3碼也是一種恒權(quán)碼。選項：A:錯B:對答案:【錯】第二章單元測試1、問題：當(dāng)邏輯函數(shù)有n個變量時,共有()個變量取值組合?選項：A:2nB:C:nD:答案:【】2、問題：邏輯函數(shù)F=A+B'+CD'的反函數(shù)F'=(）。選項：A:AB'(C+D')B:AB'(C'+D)C:A'BC'+DD:A'B(C'+D)答案:【A'B(C'+D)】3、問題：用卡諾圖化簡下列邏輯函數(shù)，最簡表達(dá)式為（）。選項：A:F(A,B,C,D)=A′B′+AC′+C′D+B′D′B:F(A,B,C,D)=A′B+AC′+C′D+B′D′C:F(A,B,C,D)=A′B′+AC′+C′D+B′D答案:【F(A,B,C,D)=A′B′+AC′+C′D+B′D′】41、問題：已知邏輯函數(shù)的真值表表所示,列出該函數(shù)的最小項表達(dá)式（）。1100010111101111100000010010001選項：A:F=A'BC+AB'C+ABC'+ABCB:F=A'B'C+AB'C+ABC'+ABCC:F=A'B'C'+AB'C+ABC'+ABCD:F=A'BC+A'BC'+ABC'+ABC答案:【F=A'BC+AB'C+ABC'+ABC】5、問題：求一個邏輯函數(shù)F的對偶式,可將F中的()。選項：A:原變量換成反變量,反變量換成原變量B:變量不變C:“·”換成“+”,“+”換成“·”D:常數(shù)中“0”換成“1”,“1”換成“0”答案:【變量不變;“·”換成“+”,“+”換成“·”;常數(shù)中“0”換成“1”,“1”換成“0”】6、問題：邏輯代數(shù)的三個重要規(guī)則是(）。選項：A:反演規(guī)則B:摩根定理C:對偶規(guī)則D:代入規(guī)則答案:【反演規(guī)則;對偶規(guī)則;代入規(guī)則】7、問題：邏輯代數(shù)最基本的邏輯關(guān)系有()三種。選項：A:非運算B:或運算C:與運算D:異或運算答案:【非運算;或運算;與運算】8、問題：邏輯函數(shù)最小項的性質(zhì)有（）。選項：A:所有最小項的和為1B:只有對應(yīng)的變量取值使得最小項的值為0C:任意兩個最小項的積為0D:只有對應(yīng)的變量取值使得最小項的值為1答案:【所有最小項的和為1;任意兩個最小項的積為0;只有對應(yīng)的變量取值使得最小項的值為1】9、問題：若兩個函數(shù)具有相同的真值表,則兩個邏輯函數(shù)必然相等。選項：A:錯B:對答案:【對】10、問題：邏輯上相鄰的八個最小項合并,可以消去三個因子。選項：A:對B:錯答案:【對】第三章單元測試1、問題：以下電路中常用于總線應(yīng)用的有()。選項：A:三態(tài)門B:漏極開路門C:CMOS與非門D:OC門答案:【三態(tài)門】2、問題：CMOS門電路輸入端與地之間接10kΩ負(fù)載時，輸入端相當(dāng)于（）。選項：A:不確定B:低電平C:高電平答案:【低電平】3、問題：以下電路中可以實現(xiàn)“線與”功能的有()。選項：A:漏極開路門B:集電極開路門C:與非門D:三態(tài)輸出門答案:【漏極開路門;集電極開路門】4、問題：三態(tài)門輸出高阻狀態(tài)時,以下()是正確的說法。選項：A:相當(dāng)于懸空B:測量電阻指針不動C:電壓不高不低D:用電壓表測量指針不動答案:【相當(dāng)于懸空;測量電阻指針不動;用電壓表測量指針不動】5、問題：CMOS與非門電路多余的輸入端可以（）。選項：A:懸空B:接低電平C:接高電平D:與有用的輸入端并接答案:【接高電平;與有用的輸入端并接】6、問題：CMOS反相器的電壓傳輸特性曲線分為（）三個區(qū)。選項：A:截止區(qū)B:轉(zhuǎn)折區(qū)C:線性區(qū)D:飽和區(qū)答案:【截止區(qū);轉(zhuǎn)折區(qū);飽和區(qū)】7、問題：TTL或非門的多余輸入端可以接低電平。選項：A:錯B:對答案:【對】8、問題：普通的TTL與非門的輸出端不可以并聯(lián)在一起,否則可能會損壞器件。選項：A:錯B:對答案:【對】9、問題：CMOS非門與TTL非門的轉(zhuǎn)折電壓是相同的。選項：A:錯B:對答案:【錯】10、問題：對于兩個輸入端的TTL與非門，一個輸入端接0.2V的電壓，用萬用表測得另一個輸入端到地的電壓為（）。選項：A:1.4VB:0.2VC:0.7VD:3.4V答案:【0.2V】第四章單元測試1、問題：一個八選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有()個。選項：A:2B:4C:3D:8答案:【3】2、問題：若在編碼器中有100個編碼對象,則要求輸出二進(jìn)制代碼位數(shù)為（）位。選項：A:7B:8C:6D:10答案:【7】3、問題：用3線——8線譯碼器74LS138擴展成5線——32線的譯碼器，需要（）片74LS138。選項：A:6B:4C:5D:3答案:【4】4、問題：寫出如題圖所示電路輸出信號的邏輯表達(dá)式,說明其功能（）。選項：A:F=A'B'+AB,實現(xiàn)同或運算B:F=A'B+AB',實現(xiàn)異或運算答案:【F=A'B'+AB,實現(xiàn)同或運算】5、問題：函數(shù)F=A'C+AB,當(dāng)變量的取值為()時,將出現(xiàn)競爭冒險現(xiàn)象。選項：A:B=1,C=1B:A=1,B=1C:A=1,C=1D:A=0,B=0答案:【B=1,C=1】6、問題：優(yōu)先編碼器的編碼信號是相互排斥的,允許多個編碼信號同時有效。選項：A:對B:錯答案:【對】7、問題：組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入端受到尖峰信號的干擾。選項：A:錯B:對答案:【錯】8、問題：在組合邏輯電路中,任意時刻的輸出只取決于該時刻的輸入,與電路原來的狀態(tài)無關(guān)。選項：A:錯B:對答案:【對】9、問題：全加器與半加器都是實現(xiàn)一位二進(jìn)制數(shù)的加法運算,所以功能是相同的。選項：A:錯B:對答案:【錯】10、問題：設(shè)計一個具有三個輸入邏輯變量的邏輯函數(shù)，可以選擇（）數(shù)據(jù)選擇器。選項：A:八選一B:四選一C:十六選一答案:【八選一;四選一】第五章單元測試1、問題：SR鎖存器輸入端處的小圓圈表示()。選項：A:低電平有效B:低電平無效C:不允許有輸入低電平D:不允許有輸入信號答案:【低電平有效】2、問題：JK觸發(fā)器的特性方程為()。選項：A:Q*=JQ+K'Q'B:Q*=DC:Q*=S+R'QD:Q*=JQ'+K'Q答案:【Q*=JQ'+K'Q】3、問題：已知R'、S'是與非門構(gòu)成的SR鎖存器的輸入端，則約束條件為（）。選項：A:R'+S'=0B:R+S=1C:RS=1D:R'+S'=1答案:【R'+S'=1】4、問題：對于JK觸發(fā)器，若J=K=1,則可完成（）觸發(fā)器的邏輯功能。選項：A:TB:SRC:T'D:D答案:【T'】5、問題：下列屬于脈沖觸發(fā)方式的動作特點的是()。選項：A:觸發(fā)器的狀態(tài)僅取決于CLK邊沿時刻輸入的邏輯狀態(tài);B:在CLK=1的全部時間里輸入信號都將對主觸發(fā)器起控制作用。C:從觸發(fā)器的狀態(tài)在一個CLK的變化周期里只能改變一次。D:觸發(fā)器的翻轉(zhuǎn)分兩步動作答案:【在CLK=1的全部時間里輸入信號都將對主觸發(fā)器起控制作用。;從觸發(fā)器的狀態(tài)在一個CLK的變化周期里只能改變一次。;觸發(fā)器的翻轉(zhuǎn)分兩步動作】6、問題：觸發(fā)器是具有記憶功能的邏輯單元。選項：A:錯B:對答案:【對】7、問題：觸發(fā)器的觸發(fā)方式和邏輯功能之間并無固定的對應(yīng)關(guān)系。選項：A:錯B:對答案:【對】8、問題：邊沿D觸發(fā)器優(yōu)點是既不會空翻，也沒有一次變化的問題。選項：A:錯B:對答案:【對】9、問題：在一個CLK的周期里,主從SR觸發(fā)器和主從JK觸發(fā)器的輸出狀態(tài)只可能改變一次。選項：A:對B:錯答案:【對】10、問題：凡是電平觸發(fā)的SR觸發(fā)器，只有在CLK為高電平時,S和R信號才起作用。選項：A:錯B:對答案:【錯】第六章單元測試1、問題：8位移位寄存器，串行輸入時經(jīng)()個脈沖后，8位數(shù)碼全部移入寄存器中選項：A:1B:2C:4D:8答案:【8】2、問題：同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是（）。選項：A:工作速度高B:觸發(fā)器利用率高C:電路簡單D:不受時鐘CP控制答案:【工作速度高】3、問題：下列關(guān)于同步二進(jìn)制計數(shù)器74LS161和同步十進(jìn)制計數(shù)器74LS160的關(guān)系敘述正確的是（）。選項：A:74LS160與74LS161的功能表不同，且計數(shù)長度不同B:74LS160與74LS161的功能表相同，且計數(shù)長度相同C:74LS160與74LS161的功能表相同，但計數(shù)長度不同D:74LS160與74LS161的功能表相同，但計數(shù)長度不同。答案:【74LS160與74LS161的功能表相同，但計數(shù)長度不同】4、問題：下列方程組屬于描述時序電路所用的方程組的是()。選項：A:輸入方程組B:狀態(tài)方程組C:驅(qū)動方程組D:輸出方程組答案:【狀態(tài)方程組;驅(qū)動方程組;輸出方程組】5、問題：穆爾型時序邏輯電路，其輸出信號僅僅取決于存儲電路的狀態(tài)。選項：A:錯B:對答案:【對】6、問題：移位寄存器的數(shù)據(jù)輸入方式只能采用串行輸入方式（）。選項：A:錯B:對答案:【錯】7、問題：同步置零法設(shè)計計數(shù)器，產(chǎn)生置零信號的狀態(tài)不在穩(wěn)定的狀態(tài)循環(huán)中。選項：A:錯B:對答案:【錯】8、問題：計數(shù)器的模是指構(gòu)成計數(shù)器的觸發(fā)器的個數(shù)。選項：A:對B:錯答案:【錯】9、問題：當(dāng)計數(shù)范圍超出現(xiàn)有計數(shù)器的計數(shù)長度N，且不能分解成兩個小于N的因數(shù)相乘時，不能采用整體置零或整體置數(shù)方式選項：A:對B:錯答案:【錯】10、問題：移位寄存器74HC194A在正常工作狀態(tài)下，可以實現(xiàn)()功能。選項：A:左移B:右移C:保持D:并行輸入答案:【左移;右移;保持;并行輸入】第七章單元測試1、問題：如圖所示用555定時器接成施密特觸發(fā)器為()。選項：A:反相施密特觸發(fā)器B:同相施密特觸發(fā)器C:不確定答案:【反相施密特觸發(fā)器】2、問題：如圖所示，555定時器接成單穩(wěn)態(tài)觸發(fā)器，所加的觸發(fā)脈沖為()。選項：A:正脈沖B:負(fù)脈沖C:正、負(fù)脈沖答案:【負(fù)脈沖】3、問題：施密特觸發(fā)器可用于（）。選項：A:波形變換B:脈沖整形C:脈沖鑒幅答案:【波形變換;脈沖整形;脈沖鑒幅】4、問題：555定時器是一種多用途的數(shù)字-模擬混合集成電路，利用它可以構(gòu)成（）。選項：A:施密特觸發(fā)器B:多諧振蕩器C:單穩(wěn)態(tài)觸發(fā)器D:反相器答案:【施密特觸發(fā)器;多諧振蕩器;單穩(wěn)態(tài)觸發(fā)器】5、問題：反相輸出的施密特觸發(fā)器的電壓傳輸特性與普通反相器的電壓傳輸特性是相同的。選項：A:錯B:對答案:【錯】6、問題：施密特觸發(fā)器的正向轉(zhuǎn)折電壓與負(fù)向轉(zhuǎn)折電壓相同。選項：A:錯B:對答案:【錯】7、問題：集成的單穩(wěn)態(tài)觸發(fā)器74121可以用上升沿觸發(fā)，也可以用下降沿觸發(fā)。選項：A:對B:錯答案:【對】8、問題：多諧振蕩器不需要外加觸發(fā)信號,便能自激產(chǎn)生矩形脈沖。選項：A:錯B:對答案:【對】9、問題：用555定時器接成多諧振蕩器，由于沒有輸入信號，所以無法產(chǎn)生方波脈沖。選項：A:錯B:對答案:【錯】10、問題：單穩(wěn)態(tài)觸發(fā)器在暫穩(wěn)態(tài)維持時間的長短取決于外加觸發(fā)脈沖的寬度。選項：A:對B:錯答案:【錯】第八章單元測試1、問題：半導(dǎo)體存儲器在電路結(jié)構(gòu)上可以像寄存器那樣把每個存儲單元的輸入和輸出直接引出。選項：A:錯B:對答案:【錯】2、問題：PROM的內(nèi)容一經(jīng)寫入，就不能修改，所以它只能寫入一次。選項：A:對B:錯答案:【對】3、問題：半導(dǎo)體存儲器的容量用存儲單元的數(shù)量來表示，通常表示為“字?jǐn)?shù)*位數(shù)”的形式。選項：A:錯B:對答案:【對】4、問題：用只讀存儲器ROM可以實現(xiàn)一個八段字符顯示的譯碼器。選項：A:錯B:對答案:【對】5、問題：對RAM存儲器進(jìn)行讀操作時，應(yīng)向存儲器芯片送出（）控制信號。選項：A:CS'=1和R/W'=1B:CS'=0和R/W'=0C:CS'=1和R/W'=0D:CS'=0和R/W'=1答案:【CS'=0和R/W'=1】6、問題：已知某存儲器芯片有地址線12條，數(shù)據(jù)線8條，則該存儲器的存儲容量是（）。選項：A:4096*4位B:2048*8位C:1024*8位D:4096*8位答案:【4096*8位】7、問題：欲將容量為128*8位的RAM擴展為1024*8位的RAM，則需要（)片128*8位的RAM。選項：A:8B:4C:10D:3答案:【8】8、問題：1024*8位的ROM對應(yīng)的地址碼是（）位。選項：A:10B:8C:1024D:16答案:【10】9、問題：只讀存儲器的類型有（）。選項：A:掩膜ROMB:EPROMC:DRAMD:PROM答案:【掩膜ROM;EPROM;PROM】10、問題：RAM的電路結(jié)構(gòu)包含（）三個組成部分。選項：A:存儲矩陣B:讀寫控制電路C:地址譯碼器D:輸出緩沖器答案:【存儲矩陣;讀寫控制電路;地址譯碼器】第九章單元測試1、問題：PLD是可編程邏輯器件的簡稱。選項：A:對B:錯答案:【對】2、問題：器件中的或邏輯陣列是可以編程的。選項：A:對B:錯答案:【錯】3、問題：經(jīng)過一定的編程，專用輸出結(jié)構(gòu)可用作輸入。選項：A:對B:錯答案:【錯】4、問題：由于采用了CMOS工藝，EPLD具有很高的噪聲容限。選項：A:對B:錯答案:【對】5、問題：FPGA中，CLB是輸出邏輯模塊的簡稱。選項：A:錯B:對答案:【錯】6、問題：關(guān)于FPGA的說法錯誤的是（）。選項：A:相比其它PLD產(chǎn)品，F(xiàn)PGA的集成度最低。B:FPGA的編程數(shù)據(jù)都是存放在EPROM中。C:斷電后，F(xiàn)PGA的數(shù)據(jù)易丟失。D:FPGA中的IOB、CLB和互聯(lián)資源都是可編程的。答案:【相比其它PLD產(chǎn)品，F(xiàn)PGA的集成度最低。】7、問題：下列不屬于PLD產(chǎn)品的是（）。選項：A:PLCC:FPGAD:EPLD答案:【PLC】8、問題：器件是由以下（）三部分組成的。選項：A:可編程的與邏輯陣列B:固定的或邏輯陣列C:固定的與邏輯陣列D:輸出電路答案:【可編程的與邏輯陣列;固定的或邏輯陣列;輸出電路】9、問題：關(guān)于可編程邏輯器件的說法正確的是（）。選項：A:在將FPGA的邏輯單元組成復(fù)雜系統(tǒng)時，不同的信號傳輸途徑傳輸延遲時間是確定的。B:每次開始工作時，F(xiàn)PGA都要重新裝載編程數(shù)據(jù)。的電路基本結(jié)構(gòu)是與-或邏輯陣列型。D:PLD開發(fā)系統(tǒng)中的硬件部分由計算機和編程器構(gòu)成。答案:【每次開始工作時，F(xiàn)PGA都要重新裝載編程數(shù)據(jù)。;的電路基本結(jié)構(gòu)是與-或邏輯陣列型。;PLD開發(fā)系統(tǒng)中的硬件部分由計算機和編程器構(gòu)成。】10、問題：GAL是通用陣列邏輯器件，是