Verilog數(shù)字系統(tǒng)設(shè)計(jì)與實(shí)踐第6章行為級(jí)仿真模型建模學(xué)習(xí)指南【知識(shí)目標(biāo)】（1）了解VerilogHDL語言不可綜合行為描述的特點(diǎn)；（2）了解仿真模型和Testbench的概念和作用；（3）掌握各種常用VerilogHDL行為描述方法?！炯寄苣繕?biāo)】（1）熟練應(yīng)用Verilog行為描述構(gòu)建仿真模型和Testbench；（2）熟練構(gòu)建可進(jìn)行自動(dòng)測(cè)試的芯片仿真環(huán)境?！局攸c(diǎn)難點(diǎn)】（1）行為級(jí)建模與可綜合建模的區(qū)別與聯(lián)系；（2）如何構(gòu)建可進(jìn)行自動(dòng)測(cè)試的仿真環(huán)境。6.1行為級(jí)建模概述

圖6.1一個(gè)完整的芯片設(shè)計(jì)工程一個(gè)完整的芯片設(shè)計(jì)工程應(yīng)該包含Testbench測(cè)試環(huán)境的設(shè)計(jì)和被測(cè)對(duì)象的設(shè)計(jì)。

被測(cè)對(duì)象我們又可以叫做“芯片”，因?yàn)樗枋龅氖俏覀兿ＭO(shè)計(jì)的芯片本身的功能。

Testbench通常是用VerilogHDL語言描述的不可綜合的模塊，用來產(chǎn)生與芯片真實(shí)的工作環(huán)境相同的輸入激勵(lì)，來對(duì)芯片的功能進(jìn)行測(cè)試。6.2仿真時(shí)間和時(shí)序控制

在運(yùn)行真實(shí)芯片時(shí)，芯片的各個(gè)時(shí)間參數(shù)和我們真實(shí)生活中使用的時(shí)間是相同的。在仿真的時(shí)候，我們也有自己的時(shí)間，這個(gè)時(shí)間是仿真器虛擬出來的，與真實(shí)的時(shí)間不一定相同。

復(fù)雜的電路行為往往在時(shí)間上有很強(qiáng)的前后依賴關(guān)系。在可綜合的電路描述中，這種時(shí)序上的控制只能通過同步時(shí)鐘和有限狀態(tài)機(jī)來實(shí)現(xiàn)。當(dāng)電路的功能變得復(fù)雜以后，對(duì)時(shí)序控制邏輯的設(shè)計(jì)也變得越來越困難。

VerilogHDL提供的時(shí)序控制語句主要有3種：延遲控制語句，事件控制語句和條件等待語句。延遲控制語句用#加數(shù)字的形式來表示程序繼續(xù)運(yùn)行需要等待的仿真時(shí)間。...initialbegin#10a=b;#20a=c;end6.2仿真時(shí)間和時(shí)序控制

事件控制語句指利用語法@()進(jìn)行描述。@后面的括號(hào)里包含需要等待的事件。當(dāng)事件滿足后，程序繼續(xù)運(yùn)行，事件不滿足時(shí)，程序等待在此處，直到條件滿足。...initialbegin@(posedge

clk)a=b;@(posedge

clk)#10a=b;end條件等待語句是指用關(guān)鍵詞wait描述的過程語句。...initialbeginwait(rst_n)a=b;@(rst_n)a=c;end6.3仿真模型建模實(shí)例

6.3.1時(shí)鐘發(fā)生器時(shí)鐘發(fā)生器是VerilogHDL仿真模型中最重要的模塊。所有硬件電路的工作都離不開時(shí)鐘輸入。同步時(shí)序電路中的存儲(chǔ)單元在時(shí)鐘沿觸發(fā)，對(duì)電路的數(shù)據(jù)流和狀態(tài)進(jìn)行控制。

【例6.1】用VerilogHDL設(shè)計(jì)一個(gè)時(shí)鐘發(fā)生模塊。時(shí)鐘周期可通過參數(shù)period調(diào)節(jié)，占空比為50%//example_6_1:Asimpleclockgeneratorforsimulationmoduleclock_gen#(parameterperiod=10)(outputreg

o_clk);initial//設(shè)置時(shí)鐘的初始值

o_clk=1'b0;//每隔半周期，時(shí)鐘信號(hào)反轉(zhuǎn)一次。

always#(period/2)o_clk=~o_clk;endmodule6.3仿真模型建模實(shí)例

6.3.2簡(jiǎn)單的仿真環(huán)境【例6.4】用VerilogHDL設(shè)計(jì)一個(gè)簡(jiǎn)單的仿真環(huán)境，對(duì)本書例5.2所示的帶異步復(fù)位端口的寄存器模塊進(jìn)行自動(dòng)測(cè)試。//example_6_4:TestbenchfortheDFFappearsasexample_5_2moduledff_asyn_reset_tb();wireclk;wiredout;

reg

rst_n;

regdin;

reg

flag_data_check;//該標(biāo)志位用來表示是否進(jìn)行輸出數(shù)據(jù)檢查

clock_gen#(15)cgen(.o_clk(clk));

dff_asyn_resetdff1(.i_clk(clk),.i_rst_n(rst_n),.i_din(din),6.3仿真模型建模實(shí)例

.o_dout(dout));//加載輸入激勵(lì)

initialbegin//初始化仿真模型的寄存器變量

#0rst_n=1'b1;din=1'b0;flag_data_check=1'b0;//開始進(jìn)行復(fù)位，復(fù)位時(shí)間視系統(tǒng)要求而定

#50rst_n=1'b0;#50rst_n=1'b1;//復(fù)位完成，向數(shù)據(jù)輸入端口加載激勵(lì)

#10din=1'b1;flag_data_check=1'b1;//再次加載新的激勵(lì)

#50din=1'b0;flag_data_check=1'b1;#50$finish;end//自動(dòng)檢測(cè)輸出數(shù)據(jù)6.3仿真模型建模實(shí)例

always@(posedge

clk)beginif(flag_data_check)begin#1if(din!=dout)$display("error:outputwrongdata:dout=%b,din=%b",dout,din);else$display("ok:outputcorrectdata:dout=din=%b",dout);

flag_data_check=1'b0;endendendmodule6.3仿真模型建模實(shí)例

6.3.3從文件讀取激勵(lì)【例6.5】用VerilogHDL語言設(shè)計(jì)一個(gè)測(cè)試環(huán)境，對(duì)本書第5章例5.9所示的有限狀態(tài)機(jī)進(jìn)行測(cè)試。狀態(tài)機(jī)的激勵(lì)從文件中讀取，該激勵(lì)將模擬多次總線的傳輸過程，以檢測(cè)狀態(tài)機(jī)是否能夠按照預(yù)先設(shè)想的轉(zhuǎn)換圖進(jìn)行狀態(tài)轉(zhuǎn)換。//exmaple_6_5:TestbenchforthesamplebuscontrollerFSMfromexample_5_9modulefsm_bus_control_tb();

reg

rst_n,write,select,resp_ok;wireclk;wire[2:0]stat_cur,stat_nxt;//激勵(lì)從文件中讀取后存儲(chǔ)在該寄存器變量

reg[35:0]stimulus[0:31];parameterReset=3'b000;parameterIdle=3'b001;parameterRead=3'b010;parameterWrite=3'b011;parameterDelay=3'b100;6.3仿真模型建模實(shí)例

clock_gen#(15)cgen(.o_clk(clk));

fsm_bus_control

fsm(.i_clk(clk),.i_rst_n(rst_n),.i_write(write),.i_sel(select),.i_ok(resp_ok),.o_stat_next(stat_nxt),.o_stat_current(stat_cur));//利用$readmemh系統(tǒng)函數(shù)從文件中讀取激勵(lì)

initial$readmemh("fsm_sim.dat",stimulus);//循環(huán)從stimulus變量中讀取指令6.3仿真模型建模實(shí)例

integeri;

reg[35:0]line;wire[3:0]cmd=line[35:32];//指令

wire[15:0]addr=line[31:16];//地址

wire[15:0]data=line[15:0];//寫數(shù)據(jù)或讀操作期望的數(shù)據(jù)

initialbegin#0rst_n=1'b1;write=1'b0;select=1'b0;resp_ok=1'b0;#50rst_n=1'b0;#50if(stat_cur!=Reset)$display("error:expectReset,stat_cur=%b",stat_cur);#50rst_n=1'b1;#50i=0;line=stimulus[i];if(stat_cur!=Idle)$display("error:expectIdle,stat_cur=%b",stat_cur);//寄存器變量值的要在下一個(gè)仿真時(shí)刻才穩(wěn)定，因此我們?cè)谶M(jìn)行while判斷之

//前先延遲1。

//后面代碼中也有很多#1的延遲，其作用和這里相似。6.3仿真模型建模實(shí)例

#1;//每個(gè)while循環(huán)進(jìn)行一次讀/寫操作，即FSM狀態(tài)轉(zhuǎn)換一圈。

while(cmd!=4'h2)begin$display("info:cmd=%h,addr=%h,data=%h",cmd,addr,data);if(cmd==4'h0)begin//寫操作

write=1'b1;select=1'b1;@(posedge

clk)#1if(stat_cur!=Write)$display("error:expectWrite,

stat_cur=%b",stat_cur);endelseif(cmd==4'h1)begin//讀操作

write=1'b0;select=1'b1;@(posedge

clk)#1if(stat_cur!=Read)$display("error:expectRead,

stat_cur=%b",stat_cur);end//等待設(shè)備回復(fù)

@(posedge

clk)6.3仿真模型建模實(shí)例

#1if(stat_cur!=Delay)$display("error:expectDelay,

stat_cur=%b",stat_cur);//沒有給ok信號(hào)，Delay狀態(tài)應(yīng)該保持

@(posedge

clk)#1if(stat_cur!=Delay)$display("error:expectDelay,

stat_cur=%b",stat_cur);

resp_ok=1'b1;@(posedge

clk)#1if(stat_cur!=Idle)$display("error:expectIdle,stat_cur=%b",stat_cur);i=i+1;line=stimulus[i];resp_ok=1'b0;#1;end#50$finish;endendmodule6.3仿真模型建模實(shí)例

6.3.4輸出結(jié)果監(jiān)控【例6.6】利用$monitor系統(tǒng)函數(shù)構(gòu)建一個(gè)簡(jiǎn)單的持續(xù)監(jiān)控變量值變化情況的模塊。//example_6_6:Asimplesignalmonitorprogrammodulemonitor_tb();wireout;

reg

opa,opb;assign#2out=opa&opb;initialbegin#0opa=1'b0;opb=1'b0;#10opa=~opa;#10opb=~opb;#10$finish;endinitialbegin$monitor("out=%b;opa=%b;opb=%b",out,opa,opb);endendmodule6.3仿真模型建模實(shí)例

一個(gè)最簡(jiǎn)單的監(jiān)控信號(hào)邏輯值的方法是利用$monitor任務(wù)。$monitor任務(wù)接受的參數(shù)格式與$display相同，其作用也和$display相似，都是用來打印信息的。不同的是，當(dāng)調(diào)用$monitor任務(wù)時(shí)，參數(shù)列表中指定的變量都將被仿真器監(jiān)控。在之后的任何仿真時(shí)間里，如果這些變量的任何一個(gè)的值發(fā)生變化，$monitor所指定的信息都會(huì)按其預(yù)定義的格式打印出來。如果在同一仿真時(shí)刻有多個(gè)變量的值發(fā)生變量，指定的信息只打印一次。6.3.5總線功能模型（BFM–BusFunctionModel）總線功能模型（BFM）通常是某個(gè)總線主設(shè)備的接口電路模型。這個(gè)總線主設(shè)備通常是一個(gè)SOC芯片中的微處理器。

圖6.2使用微處理器硬模型進(jìn)行總線系統(tǒng)測(cè)試6.3仿真模型建模實(shí)例

圖6.3使用BFM進(jìn)行總線系統(tǒng)測(cè)試使用BFM進(jìn)行總線系統(tǒng)測(cè)試，由于激勵(lì)的添加和總線的驅(qū)動(dòng)可以同時(shí)進(jìn)行，因此大大加快了測(cè)試速度，提高了測(cè)試效率?！纠?.9】設(shè)計(jì)一個(gè)可綜合的BFM功能模型。該BFM模型通過從特定的測(cè)試端口讀取總線操作指令，直接進(jìn)行總線讀/寫操作。該BFM直接使用了本書例5.9設(shè)計(jì)的總線控制狀態(tài)機(jī)，用于控制總線操作的時(shí)序。為了簡(jiǎn)化設(shè)計(jì)，該BFM在當(dāng)前總線操作完成后才從測(cè)試端口加載下一條指令，即不使用流水線技術(shù)。6.3仿真模型建模實(shí)例

//example_6_9:AsimpleBFMtoperformbuswrite/readoperation.modulebfm

(inputi_clk,inputi_rst_n,//芯片測(cè)試端口

input[35:0]i_line,//一條總線指令，格式與例6.5相同

inputi_ready,//新指令準(zhǔn)備好

outputo_load,//當(dāng)前指令已完成，可以加載新指令

outputo_error,//當(dāng)前讀指令執(zhí)行錯(cuò)誤，讀回的值與期望的值不相同

output[15:0]o_rdata,//將讀指令讀回的數(shù)據(jù)送到測(cè)試端口

//總線接口信號(hào)

input[15:0]i_rdata,//總線讀數(shù)據(jù)

inputi_ack,//從設(shè)備回復(fù)信號(hào)

output[15:0]o_addr,//總線地址

output[15:0]o_wdata,//總線寫數(shù)據(jù)

outputo_wr,//o_wr為1時(shí)進(jìn)行寫操作，為0是為讀操作

outputo_trans//o_trans為1時(shí)，總線進(jìn)行有效操作；為0時(shí)總線空閑

);6.3仿真模型建模實(shí)例

parameterReset=3'b000;parameterIdle=3'b001;parameterRead=3'b010;parameterWrite=3'b011;parameterDelay=3'b100;//通過總線控制狀態(tài)機(jī)控制總線的輸入/輸出信號(hào)

wire[3:0]cmd=i_line[35:32];wire[15:0]addr=i_line[31:16];wire[15:0]data=i_line[15:0];wire[2:0]cur_stat,nxt_stat;//直接使用了本書例5.9設(shè)計(jì)的總線控制狀態(tài)機(jī)

fsm_bus_control

bus_ctrl(.i_clk(i_clk),.i_rst_n(i_rst_n),.i_write(o_wr),.i_sel(i_ready),.i_ok(i_ack),

6.3仿真模型建模實(shí)例

.o_stat_current(cur_stat),.o_stat_next(nxt_stat));assigno_addr=addr;assigno_wdata=data;assigno_wr=(cmd==4'b0);assigno_trans=(cur_stat==Write)||(cur_stat==Read);//指令加載控制

assigno_load=(cur_stat==Idle);assigno_