第5章組合邏輯電路分析設(shè)計(jì)6學(xué)時2025/7/231學(xué)習(xí)目標(biāo)與內(nèi)容學(xué)習(xí)目標(biāo)掌握組合邏輯電路的分析方法理解競爭的緣由（延時）及其導(dǎo)致的冒險(xiǎn)所產(chǎn)生的后果掌握競爭冒險(xiǎn)的判斷與消除方法掌握組合邏輯電路的設(shè)計(jì)方法理解碼制（編碼方法）掌握功能性模塊電路的分析和/或設(shè)計(jì)學(xué)習(xí)內(nèi)容組合邏輯電路分析步驟及其舉例混合邏輯約定競爭冒險(xiǎn)的分類、判斷與消除組合邏輯電路的設(shè)計(jì)過程（步驟）碼制與編碼（與進(jìn)制的區(qū)別）功能模塊電路奇校驗(yàn)/偶校驗(yàn)碼制轉(zhuǎn)換編碼/譯碼多路選擇仲裁器2025/7/232組合與時序電路組合邏輯電路電路行為：任何時刻的輸出只與當(dāng)前時刻的輸入有關(guān)電路結(jié)構(gòu)：由門電路構(gòu)成，不包含任何記憶性元件，不含有反饋回路時序邏輯電路電路行為：任何時刻的輸出不僅與當(dāng)前時刻的輸入有關(guān)，還與以前時間的輸入有關(guān)電路結(jié)構(gòu)：要么有記憶元件，要么有反饋回路，甚至記憶元件和反饋回路兩者都有2025/7/2335.1組合邏輯電路分析2025/7/234BACY1Y2xyzz1z2？

What’sresultofz1andz2?What’sinsidetheblackbox?what’rethosebehindinputs?44A1A2a4-bitadder？？？？已知電路，加載輸入，輸出是什么？電路能否優(yōu)化？已知輸出與輸入的關(guān)系，電路結(jié)構(gòu)是什么？已知功能，電路結(jié)構(gòu)是什么？輸出會是什么？分析電路的目的分析方法電路已知門電路符號，逐級寫出輸出-輸入邏輯表達(dá)式，代入規(guī)則

邏輯表達(dá)式概括功能儀器設(shè)備檢測出時序波形圖波形圖找輸入組合，及其對應(yīng)的輸出

真值表歸納總結(jié)出功能黑盒子電路加激勵，即輸入端加載不同組合的信號，同時監(jiān)測輸出

真值表歸納功能，得到電路結(jié)構(gòu)知悉功能，優(yōu)化電路設(shè)計(jì)2025/7/235分析的目的，為優(yōu)化和設(shè)計(jì)。當(dāng)前學(xué)習(xí)為未來創(chuàng)新創(chuàng)造分析步驟給定電路圖，從輸入端開始，根據(jù)邏輯器件符號描述的功能，逐級推導(dǎo)出輸出與輸入之間的邏輯函數(shù)表達(dá)式；利用代入規(guī)則，迭代各級邏輯函數(shù)表達(dá)式，得到給定邏輯電路最終輸出與輸入之間的邏輯函數(shù)表達(dá)式；對邏輯函數(shù)表達(dá)式進(jìn)行化簡，歸納出給定邏輯電路的功能。后續(xù)…確定不同輸入組合時的電路行為；變換邏輯函數(shù)表達(dá)式的形式，而得到完成相同功能，但具有不同結(jié)構(gòu)的電路將邏輯函數(shù)表達(dá)式轉(zhuǎn)換為標(biāo)準(zhǔn)和（與或式）、標(biāo)準(zhǔn)積（或與式）形式，以便能直接對應(yīng)于PLA，PAL和GAL等可編程邏輯器件的電路結(jié)構(gòu)；列出邏輯函數(shù)表達(dá)式對應(yīng)的真值表，將其對應(yīng)于FPGA中的查找表結(jié)構(gòu)；分析較復(fù)雜邏輯電路系統(tǒng)時，可以進(jìn)行模塊化分解，并使用電路功能特性的代數(shù)化描述2025/7/236組合電路分析舉例-給出電路標(biāo)注出各個門電路的輸出信號P1,P2,P3,P4,P5,P6,P7寫出每個門的邏輯函數(shù)表達(dá)式P1=A?B，P2=A+B，P3=P2?C，P4=P2+C，P5=P1?C，F(xiàn)=P1+P3，P6=F’，P7=P4?P6，S=P5+P7代入規(guī)則消除內(nèi)部各節(jié)點(diǎn)變量，得輸出與輸入關(guān)系F=A?B+(A+B)?CS=(A?B)?C+((A+B)+C)?(A?B+(A+B)?C)’化簡F=A?B+A?C+B?C=A?B+(A+B)?CS=A?B?C+A?B’?C’+A’?B?C’+A’?B’?C=A⊕B⊕C列真值表，歸納出功能二進(jìn)制加法器2025/7/237ABCFSP1P2P3P4P5P6P7≥11&≥1&≥1≥1&&輸入輸出數(shù)值A(chǔ)BCFS000000001011010011011102100011101102110102111113ABC&≥1&≥1=1=1SF分析舉例已知時序波形圖列真值表寫表達(dá)式fa=AB+BC’+A’B’Cfb=B’C+A’C+ABC’歸納功能…畫電路圖2025/7/238timeinputsoutputsABCfafbt000000t100111t201010t301101t410000t510101t611011t711110分析并化簡為二級結(jié)構(gòu)由電路圖，寫出邏輯函數(shù)表達(dá)式F=(A+B’)?C+A’?B?C’

=A?C+B’?C+A’?B?C’——（與或式）

=(A’+C)?(B+C)?(A+B’+C’)——（或與式）

=((A?C)’?(B’?C)’?(A’?B?C’)’

)’——（單一或非式）

=((A’+C)’+(B+C)’+(A+B’+C’)’)’——（單一或非式）2025/7/239BAC1&≥1≥111&FCABF&≥1&&111BACF111≥1≥1

≥1

&&CAB&&&&&&FBAC≥1≥1≥1≥1≥1≥1≥1F5.1.2混合邏輯約定電路標(biāo)明具體的電平狀態(tài)（不是邏輯狀態(tài)），極性指示符如第3章傳輸門的控制端極性匹配輸出開始是否匹配，逐步向輸入轉(zhuǎn)換2025/7/2310ABFLLLLHLHLLHHHBAF&ABF_LLLHLHHHLHHHLBAF_L&AB_LFLLLLHLHLHHHLB_LAF&AB_LF_LLLHLHHHLLHHHB_LAF_L&A_LBFLLLLHHHLLHHLBA_LF&A_LBF_LLLHLHLHLHHHHBA_LF_L&A_LB_LFLLHLHLHLLHHLB_LA_LF&A_LB_LF_LLLLLHHHLHHHHB_LA_LF_L&(a)不匹配電路(b)匹配的電路電平匹配FG4≥11&≥1A_LB_LCDG2G5電平不匹配G1&1&&ABCDG2G3F5.1.3競爭冒險(xiǎn)的判斷與消除競爭(race)：信號路徑不同，延時不同，而到達(dá)匯集點(diǎn)的時刻不同冒險(xiǎn)(hazard)：由于信號到達(dá)匯集點(diǎn)的時間不同，而輸出端出現(xiàn)錯誤信號的現(xiàn)象。錯誤信號為短暫毛刺(glitch)邏輯冒險(xiǎn)：單個信號變化，而由于路徑不同引起延時不同，導(dǎo)致輸出出現(xiàn)毛刺靜態(tài)冒險(xiǎn)：輸出本該固定狀態(tài)時，出現(xiàn)錯誤毛刺0型冒險(xiǎn)：正常輸出為0，而出現(xiàn)短暫毛刺11型冒險(xiǎn)：正常輸出為1，而出現(xiàn)短暫毛刺0動態(tài)冒險(xiǎn)：輸出變化時出現(xiàn)額外毛刺功能冒險(xiǎn)：多個信號變化，路徑不同而延時不同，導(dǎo)致信號到達(dá)時刻不同，而在輸出端出現(xiàn)毛刺2025/7/2311競爭？爭先！靜態(tài)冒險(xiǎn)靜態(tài)1冒險(xiǎn)2025/7/2312ABC&≥11&FXYZCΔA1B1XYZF≥1ADBC≥1&≥111YZWFXBDCΔZA0001XYWF靜態(tài)0冒險(xiǎn)當(dāng)在某輸入條件下，輸出端能簡化成：F=X+X’，則存在靜態(tài)1型冒險(xiǎn)存在于“與－或”電路中當(dāng)在某輸入條件下，輸出端能簡化成：F=XX’，則存在靜態(tài)0型冒險(xiǎn)存在于“或－與”電路中靜態(tài)冒險(xiǎn)判斷和消除的方法卡諾圖法：原始(函數(shù))電路的卡諾圖表示，最小(大)項(xiàng)相切點(diǎn)有冒險(xiǎn)。增加冗余項(xiàng)包裹相切點(diǎn)，即可消除冒險(xiǎn)2025/7/23130CDAB

000

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00011110000111100CDAB

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0001111000011110原函數(shù)F=A’B’D+BC’+AC

無競爭冒險(xiǎn)的函數(shù)F=BC’+AC+A’B’D

+AB+A’C’D+B’CD原函數(shù)F=(B’+D)(C+D)(A+B+C’)無競爭冒險(xiǎn)的函數(shù)F=(B’+D)(C+D)(A+B+C’)(A+D)ABCD00

01

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10000111101111111111靜態(tài)冒險(xiǎn)判斷和消除的方法公式法同時存在原變量及其反變量其他各變量取值組合代入函數(shù)表達(dá)式，若得到AA’或A+A’，則存在冒險(xiǎn)；若為0,1，或單變量結(jié)果，則不存在冒險(xiǎn)2025/7/2314Solution:WhenW=1,Y=0andZ=1,F2=X’+X;orWhenW=1,X=1andZ=1,F2=Y+Y’;orWhenW=0,X=1andZ=1,F2=Y+Y’;Ithasstatic1hazards.DoesF1havestatic1hazardsandF2havestatic0hazards?(b)F2=WX’Y’+XY’Z+XY(a)F1=(W’+X+Y’)(X’+Z’)Solution:WhenW=1,Y=1andZ=1,

F1=X·X’;Ithasstatic0hazards.多級電路的競爭冒險(xiǎn)不是單一”與或”、”或與”的混合邏輯函數(shù)表達(dá)式，對應(yīng)的電路為多級結(jié)構(gòu)用邏輯代數(shù)理論將其展開為”與或”式，不能使用互補(bǔ)律檢查其中可能的靜態(tài)1毛刺，增加相應(yīng)的冗余項(xiàng)所有0單元格是否覆蓋了原函數(shù)的0單元格，并增加冗余項(xiàng)例：判斷F=B?C?D+(A+B)?(B’+D’)的競爭冒險(xiǎn)解：混合式，展開得F=B?C?D+A?B’+A?D’+B?B’+B?D’與項(xiàng)B?B’隱含一個靜態(tài)0毛刺，但他與可能的1毛刺無關(guān)表示為：Ftof=B?C?D+A?B’+A?D’+B?D’2025/7/2315多級電路的競爭冒險(xiǎn)Ftof的卡諾圖表示，找相切點(diǎn)增加冗余項(xiàng)，無1冒險(xiǎn)的函數(shù)：F1f=B?C?D+A?B’+A?D’+B?D’+B?C+A?C=A?B’+A?D’+B?D’+B?C+A?C，因B?C?D項(xiàng)被B?C項(xiàng)包含靜態(tài)0毛刺？F=B?C?D+(A+B)?(B’+D’)轉(zhuǎn)換為或與式F=(A+B)?(B’+C+D’)卡諾圖表示，有1個相切點(diǎn)，增加1個冗余項(xiàng)F0f=(A+B)?(B’+C+D’)(A+C+D’)F0f=(A+B)?(B’+C+D’)(A+C+D’)=A?B’+A?D’+B?D’+B?C+A?C=F1f都是消除競爭冒險(xiǎn)后的或與式，與或式結(jié)構(gòu)不同，但功能相同，并消除了競爭冒險(xiǎn)2025/7/2316

CDAB

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1111110001111000011110

CDAB

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11111100011110000111100CDAB000

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0001111000011110Ftof=B?C?D+A?B’+A?D’+B?D’動態(tài)冒險(xiǎn)輸出0到1（或1到0）時。出現(xiàn)了0到1到0再到1（或1到0到1再到0）的變化，即產(chǎn)生了動態(tài)冒險(xiǎn)。動態(tài)冒險(xiǎn)就是信號本該單次變化時，出現(xiàn)了多次窄脈沖振蕩，最后到達(dá)應(yīng)該變化的狀態(tài)，其中的窄脈沖就是毛刺存在靜態(tài)冒險(xiǎn)時，也存在動態(tài)冒險(xiǎn)2025/7/23175.2組合邏輯電路設(shè)計(jì)中小規(guī)模，原理圖設(shè)計(jì)分析需求，研究描述的對象和問題，梳理輸入信號和輸出之間的因果關(guān)系；輸入和輸出狀態(tài)的表征及其邏輯約定，確定邏輯0、1對應(yīng)的狀態(tài)；根據(jù)因果關(guān)系和約定的邏輯狀態(tài)，列寫真值表；用卡諾圖，表格法或邏輯代數(shù)定理，對邏輯關(guān)系進(jìn)行化簡；寫出化簡后的邏輯函數(shù)表達(dá)式；根據(jù)要求選擇器件，對邏輯函數(shù)表達(dá)式做相應(yīng)的變換；畫電路圖，完成邏輯電路的原理設(shè)計(jì)大規(guī)模，可編程器件實(shí)現(xiàn)需求分析，研究描述的對象和問題，梳理輸入信號和輸出信號；總體架構(gòu)設(shè)計(jì)，功能模塊劃分；詳細(xì)設(shè)計(jì)，設(shè)計(jì)文檔撰寫，時序關(guān)系描述；用Verilog語言直接描述各個功能模塊；進(jìn)行邏輯綜合，功能仿真、時序仿真；對關(guān)鍵路徑和功耗進(jìn)行分析優(yōu)化；下板驗(yàn)證和測試。需要一定電路設(shè)計(jì)基礎(chǔ)和經(jīng)驗(yàn)2025/7/2318框圖與層次化設(shè)計(jì)2025/7/2319電路原理圖2025/7/2320LinecrossingLineconnection不推薦設(shè)計(jì)舉例1煙霧傳感器、溫度傳感器和紅外傳感器，2種以上才能觸發(fā)報(bào)警解：分別用A,B,C表示，超過閾值1，沒超過閾值0。報(bào)警1，不報(bào)警0得真值表邏輯函數(shù)表達(dá)式F=A’?B?C+A?B’?C+A?B?C’+A?B?C化簡F=A?B+B?C+A?C畫電路圖2025/7/2321變量函數(shù)ABCF00000010010001111000101111011111ABC&≥1&&FABC&&&&F設(shè)計(jì)舉例2與非門實(shí)現(xiàn)邏輯函數(shù)F=∑m(4,5,6,7,8,9,10,11,12,13,14)解：卡諾圖化簡得F=A?B’+A’?B+B?C’+A?D’

=((A?B’)’?(A’?B)’?(B?C’)’?(A?D’)’)’畫電路圖。最簡嗎？變換F=A?B’+A’?B+B?C’+A?D’=A?(B’+D’)+B?(A’+C’)

=((A?(B?D)’)’?(B?(A?C)’)’)’多少個門？5個2輸入與非門，省了非門！能更簡嗎？2025/7/2322CDAB

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1110001111000011110

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1&1&1&1&ABDC&FADBC&&&&&F設(shè)計(jì)舉例2求得到最簡“與或式”用冗余項(xiàng)定理A?B+A’?C=A?B+A’?C+B?C，添加所有可能的冗余項(xiàng)。原變量全部相同，僅僅反變量不同的各個與項(xiàng)進(jìn)行合并。A?B?C’+A?B?D’=A?B?(C?D)’，但A?B?C’與A?E?D’不能合并,其原變量不全相同各個與項(xiàng)中的反變量部分盡可能拓展為相同。A?B?C’和A?C?B’分別拓展為A?B?(B?C)’和A?C?(B?C)’，其反變量部分都是(B?C)’用還原律和德·摩根定理，變?yōu)榕c非-與非表達(dá)式。然后畫電路圖。例F=A?B’+A’?B+B?C’+A?D’=A?B’+B?C’+A?C’+A’?B+A?D’+B?D’=A?(B’+C’+D’)+B?(C’+A’+D’)=A?(B?C?D)’+B?(A?C?D)’=A?(A?B?C?D)’+B?(A?B?C?D)’=((A?(A?B?C?D)’)’?(B?(A?B?C?D)’)’)’4個與非門，對比——更簡單！但電路為4級，延時更大2025/7/2323ADBC&&&&FF=A?B’+A’?B+B?C’+A?D’設(shè)計(jì)舉例3某廠有15kW和25kW兩臺發(fā)電機(jī)組，有10kW、15kW和25kW三臺用電設(shè)備。設(shè)計(jì)一個最優(yōu)供電控制電路，即“用多少發(fā)多少”，達(dá)到最佳匹配。需求分析：根據(jù)使用量，而啟動發(fā)電機(jī)。用電設(shè)備是變量，發(fā)電機(jī)是函數(shù)10kW、15kW和25kW用電設(shè)備分別用A、B、C表示，15kW和25kW發(fā)電機(jī)用Y和Z表示。且用電、發(fā)電為1，而不用電、不發(fā)電為0用電設(shè)備不能全部同時使用(供電不足)，得真值表2025/7/23240101011φZ0000001001010111100110111100111φABCY真值表ABC01000111100011Φ011ABC01000111100110011ΦY=A?B’+A’?BZ=A?B+C5.2.2編碼編碼：用于表示不同的數(shù)字符號或區(qū)分不同事件的一組k位二進(jìn)制序列的集合2025/7/2325十進(jìn)制數(shù)字符號8421BCD碼5421碼2421碼84-2-1碼余3碼10取1碼獨(dú)熱碼二五混合碼00000000000000000001100000000010100001100010001000101110100000000001001000102001000100010011001010000000100010010030011001100110101011000000010000101000401000100010001000111000001000001100005010110001011101110000000100000100000160110100111001010100100010000001000010701111010110110011010001000000010001008100010111110100010110100000000100100091001110011111111110010000000001010000

未使用碼字

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10110110011000100001

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11111111101011101111

碼字：一個含義確切的特定k位二進(jìn)制序列組合十進(jìn)制數(shù)字符號的編碼有權(quán)碼：8421BCD碼、5421碼、2421碼和84-2-1碼無權(quán)碼：余3碼、獨(dú)熱碼和二五混合碼自反碼：2421碼、84-2-1碼、余3碼編碼規(guī)律！格雷碼多位(遞增/遞減)二進(jìn)制數(shù)據(jù)傳輸，延時不同造成數(shù)據(jù)錯誤2025/7/2326b2b1b0101110(a)各信號傳輸延遲一致b2b1b0101110(b)信號傳輸延遲不一致100110111100000001100110100010011101110000011010b2b1b0101001011111100110010000二進(jìn)制格雷碼b2b1b0001111000101000011111010b2b1b0變化不同步b2b1b0同步變化001010011101格雷碼格雷碼特點(diǎn)任何2個相鄰碼字，有且僅有1位不同，首、尾碼字也只有1位不同格雷碼構(gòu)建方法鏡像-添位法公式法2025/7/2327十進(jìn)制數(shù)二進(jìn)制數(shù)格雷碼000000000100010001200100011300110010401000110501010111601100101701110100810001100910011101101010111111101111101211001010131101101114111010011511111000二進(jìn)制數(shù)BkBk-1…B2B1B0，其格雷碼為GkGk-1…G2G1G0，那么：Gk=Bk，

Gi=Bi+1⊕Bi，其中i=k-1,k-2,…1,0格雷碼為GkGk-1…G2G1G0，其二進(jìn)制為BkBk-1…B2B1B0，那么：Bk=Gk，

Bi=Bi+1⊕Gi，其中i=k-1,k-2,…1,0010110鏡像添位000111102位格雷碼鏡像添位00011110101101003位格雷碼000001011010110111101100檢錯碼和糾錯碼碼距：一個編碼系統(tǒng)中，任意兩個有效碼字之間碼位不同的位數(shù)如：5個碼字的編碼系統(tǒng)010,100,101,110,001的最大碼距3，最小碼距1，該編碼系統(tǒng)的碼距為1。如：4個碼字的編碼系統(tǒng)001,010,100,111碼距都是2，編碼系統(tǒng)碼距為2檢錯、糾錯能力與最小碼距的關(guān)系：M-1=C+D，且C≤D，

M為編碼系統(tǒng)的最小碼距，D為檢錯的位數(shù)，C為糾錯的位數(shù)2025/7/2328碼距與檢錯/糾錯位數(shù)的關(guān)系碼距M1234567檢錯位數(shù)D0121324325436543糾錯位數(shù)C0001010120120123發(fā)現(xiàn)錯誤，糾正錯誤5.2.3奇/偶校驗(yàn)電路設(shè)計(jì)奇/偶校驗(yàn)：檢測一組數(shù)中的奇/偶數(shù)個1具有2k個有效碼字,且具有單個碼位的奇/偶檢錯能力,需要k+1位前k位稱為信息位，最后1位為校驗(yàn)位校驗(yàn)位產(chǎn)生：Iodd=(Ik⊕…⊕Ii⊕…⊕I1⊕I0)’，Ieven=Ik⊕…⊕Ii⊕…⊕I1⊕I0奇/偶性檢測奇性，奇數(shù)個1，即Ik⊕…⊕Ii⊕…⊕I1⊕I0⊕Iodd=1偶性，偶數(shù)個1，即Ik⊕…⊕Ii⊕…⊕I1⊕I0⊕Ieven=02025/7/2329X0

X1…Xn=

1變量為1的個數(shù)是奇數(shù)0變量為1的個數(shù)是偶數(shù)X0⊙X1⊙…⊙Xn=

1變量為0的個數(shù)是偶數(shù)0變量為0的個數(shù)是奇數(shù)8位信息8位信息EN2kD0D1D2D3D4D5D6D7奇監(jiān)督位產(chǎn)生電路Todd奇監(jiān)督碼位[ODD]2kD0D1D2D3D4D5D6D7IoddRodd奇校驗(yàn)檢測電路[ODD]5.2.4碼制轉(zhuǎn)換電路二進(jìn)制-格雷碼轉(zhuǎn)換電路G3=B3G2=B3⊕B2G1=B2⊕B1G0=B1⊕B02025/7/2330B3B2G2B1G1B0G0G3=1=1=1二進(jìn)制-BCD碼轉(zhuǎn)換電路4位二進(jìn)制表示0~15。2位BCD碼高位BCD只能0或15個函數(shù)D4=B3?B2+B3?B1D3=B3?B2’?B1’D2=B3’?B2+B2?B1D1=B3?B2?B1’+B3’?B1D0=B0更多位二進(jìn)制，列表？！2025/7/2331二進(jìn)制BCD碼B3B2B1B0D4D3D2D1D0BCD碼00000000000000100001010010000100200110001103010000100040101001010501100011006011100111071000010000810010100109101010000101011100011111001001012110110011131110101001411111010115二進(jìn)制-BCD碼轉(zhuǎn)換電路二進(jìn)制轉(zhuǎn)BCD碼的“移位加3”算法：位寬：BCD碼位數(shù)+二進(jìn)制位數(shù)。二進(jìn)制數(shù)置于最右，左邊可清零或任意BCD碼+二進(jìn)制左移1位。二進(jìn)制高位進(jìn)入BCD碼域。左移后空出位可隨機(jī)BCD碼位大于1002（即1012、1102、1112、10002或10012）時，其值加112=310，否則繼續(xù)二進(jìn)制數(shù)未全部移出，回到第2步。若二進(jìn)制數(shù)全部移出，則BCD碼區(qū)域的數(shù)就是轉(zhuǎn)換后的BCD碼自行仿真代碼并用數(shù)據(jù)驗(yàn)證2025/7/2332表5-9二進(jìn)制數(shù)轉(zhuǎn)換為BCD碼的步驟操作BCD碼百位BCD碼十位BCD碼個位二進(jìn)制初始

11111101左移1

11111101左移2

11111101左移3

11111101個位加11后

101011101左移4

101011101

個位加11后

110001101

左移5

110001101

左移6

110001101

十位加11后

1001001101

左移71001001101

個位加11后1001010011

左移81001010011

結(jié)束253

BCD碼位左移1位0000,0001;0010,0011;01000,2,4,6,8二進(jìn)制與BCD的值相同，無需修正0101~011110,12,14大于9，修正1000,100116,18進(jìn)位，修正1010(不會出現(xiàn))即101左移1位后的值。前已處理，無需再考慮二進(jìn)制-BCD碼轉(zhuǎn)換舉例11100000012=38116=897102025/7/2333二進(jìn)制數(shù)轉(zhuǎn)換為BCD碼操作BCD碼百位BCD碼十位BCD碼個位二進(jìn)制初始

1110000001左移3位

1110000001個位加11后1010左移1位10100000001左移1位10100000001個位加11后1011

左移1位10101100001

十位、個位各加11后10001001

左移1位100010010001

左移1位100010010001

左移1位100010010001

個位加11后1011

左移1位100010010111

結(jié)束

BCD碼-七段數(shù)碼轉(zhuǎn)換電路共陰/共陽數(shù)碼管2025/7/2334BCD碼顯示段碼字形A3A2A1A0abcdefg000011111100001011000000101101101001111110010100011001101011011011011010111110111111000010001111111100111110111010×××××××

1011×××××××

1100×××××××

1101×××××××

1110×××××××

1111×××××××

abcdefgdppublicanodeabcdefgdppubliccathodeBCD碼-七段數(shù)碼轉(zhuǎn)換電路2025/7/2335BCD碼顯示段碼A3A2A1A0abcdefg000011111100001011000000101101101001111110010100011001101011011011011010111110111111000010001111111100111110111010×××××××1011×××××××1100×××××××1101×××××××1110×××××××1111×××××××1A1A0A3A2

11

111xxxx11xx0001111000011110a1A1A0A3A21111

1

xxxx11xx0001111000011110b1A1A0A3A211

1111xxxx11xx0001111000011110c1A1A0A3A2

11

1

1xxxx11xx0001111000011110d1A1A0A3A2

1

1xxxx1

xx0001111000011110e1A1A0A3A2

11

1xxxx11xx0001111000011110f

A1A0A3A2

1111

1xxxx11xx0001111000011110gBCD碼-七段數(shù)碼轉(zhuǎn)換電路卡諾圖化簡（帶約束項(xiàng)）a=A3+A1+A2?A0+A2’?A0’b=A2’+A1’?A0’+A1?A0c=A2+A1’+A0d=A3+A2’?A0’+A2’?A1+A1?A0’+A2?A1’?A0e=A2’?A0’+A1?A0’f=A3+A2?A1’+A2?A0’+A1’?A0’g=A3+A2?A1’+A1?A0’+A2’?A1畫電路圖Verilog代碼仿真模塊還加其他功能，如消隱，去0等2025/7/23361A1A0A3A2

11

111xxxx11xx0001111000011110a1A1A0A3A21111

1

xxxx11xx0001111000011110b1A1A0A3A211

1111xxxx11xx0001111000011110c1A1A0A3A2

11

1

1xxxx11xx0001111000011110d1A1A0A3A2

1

1xxxx1

xx0001111000011110e1A1A0A3A2

11

1xxxx11xx0001111000011110f

A1A0A3A2

1111

1xxxx11xx0001111000011110g字符及特殊符號七段數(shù)碼管顯示譯碼輸入BI_LRBO_L輸出字形LT_LRBI_LA3A2A1A0abcdefg1×0000111111101×0001101100001×0010111011011×0011111110011×0100101100111×0101110110111×0110100111111×0111111100001×1000111111111×1001111100111×1010100011011×1011100110011×1100101000111×1101110010111×1110100011111×111110000000

××××××00000000消隱10000000000000

0×××××111111112025/7/2337顯示模塊電路，顯示特殊符號a=(A3?A1)’?(A2?A0’)’?(A3’?A2’?A1’?A0)’b=(A3?A1)’?(A2?A1’?A0)’?(A2?A1?A0’)’c=(A3?A2)’?(A2’?A1?A0’)’d=(A2’?A1’?A0)’?(A2?A1’?A0’)’?(A2?A1?A0)’e=(A2?A1’)’?A0’f=(A1?A0)’?(A2’?A1)’?(A3’?A2’?A0)’g=(A3’?A2’?A1’)’?(A2?A1?A0)’5.2.5仲裁器電路仲裁器：分辨出一組輸入數(shù)據(jù)中取值為1的位，并將值為1的最低位按其位置編碼為獨(dú)熱碼輸出的電路例：101101002，值為1的是D7、D5、D4和D2，其中最低位D2，獨(dú)熱碼是000001002。數(shù)據(jù)101101002的仲裁輸出000001002輸入Di為0，編碼Ci為0，且級聯(lián)仲裁輸入Ri直接給Ri+1。輸入Di為1，且Ri也為1，則Ci為1；若Ri為0，則Ci為0，即編碼受仲裁級聯(lián)輸入的控制。本位輸入1使得仲裁級聯(lián)輸出Ri+1為0，該值將屏蔽所有高位2025/7/2338Ri+1DiRiCi&&D0C0&&1D1C1&&D2C2&&D0C0&&&C3D1D2D3C1C2編碼電路任一時刻只有一個輸入是有效O2=K4+K5+K6+K7O1=K2+K3+K6+K7O0=K1+K3+K5+K72025/7/2339輸入輸出K7K6K5K4K3K2K1K0O2O1O00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111UDDK7K6K5K4K3K2K1K0≥1≥1≥1O2O1O0按鍵被按時，輸入H(1)。沒按時，輸入L(0)對按鍵位置編碼優(yōu)先編碼電路優(yōu)先編碼：多個輸入同時有效時，約定“數(shù)大優(yōu)先”(或其他)規(guī)則對輸入編碼，而忽視其他的輸入K7=I7K6=I7’?I6K5=I7’?I6’?I5K4=I7’?I6’?I5’?I4K3=I7’?I6’?I5’?I4’?I3K2=I7’?I6’?I5’?I4’?I3’?I2K1=I7’?I6’?I5’?I4’?I3’?I2’?I1K0=I7’?I6’?I5’?I4’?I3’?I2’?I1’?I0代入并化簡O2=I4+I5+I6+I7O1=I5’?I4’?I2+I5’?I4’?I3+I6+I7O0=I6’?I4’?I2’?I1+I6’?I4’?I3+I6’?I5+I72025/7/2340輸入輸出I7I6I5I4I3I2I1I0O2O1O0000000010000000001×001000001××01000001×××0110001××××100001×××××10101××××××1101×××××××111優(yōu)先編碼器Verilog描述moduleencoder83_pri(input[7:0]in,outputreg[2:0]out);always@(in)beginif(in[7])out<=3‘b111;

//條件為真(1)，則不會判斷其他各輸入elseif(in[6])out<=3'b110; //最先判斷，優(yōu)先級最高elseif(in[5])out<=3'b101;elseif(in[4])out<=3'b100;elseif(in[3])out<=3'b011;elseif(in[2])out<=3'b010;elseif(in[1])out<=3'b001;elseout<=3'b000;endendmodule //思考，若各輸入為低電平有效，如何改？2025/7/234174LS148八輸入優(yōu)先編碼器的功能表低有效，級聯(lián)端A2_L=(EI_L’?(I4_L’+I5_L’+I6_L’+I7_L’))’A1_L=(EI_L’?(I2_L’?I4_L?I5_L+I3_L’?I4_L?I5_L+I6_L’+I7_L’))’A0_L=(EI_L’?(I1_L’?I2_L?I4_L?I6_L+I3_L’?I4_L?I6_L+I5_L’?I6_L+I7_L’))’EO_L=(EI_L’?I1_L?I2_L?I3_L?I4_L?I5_L?I6_L?I7_L)’GS_L=(EI_L’?EO_L)’2025/7/2342輸入輸出EI_LI7_LI6_LI5_LI4_LI3_LI2_LI1_LI0_LA2_LA1_LA0_LGS_LEO_LH××××××××HHHHHLL×××××××LLLLHLHL××××××LLHLHLHHL×××××LHLLHLHHHL××××LHHLHLHHHHL×××HLLLHLHHHHHL××HLHLHLHHHHHHL×HHLLHLHHHHHHHLHHHLHLHHHHHHHHHHHHL74LS148模塊的Verilog描述modulettl74LS148(inputei,input[7:0]din,outputreggs,eo,outputreg[2:0]dout);always@(eiordin)beginif(ei)begindout<=3‘b111;gs<=1’b1;eo<=1‘b1;end //使能無效，直接跳過elseif(din==8'b11111111)begindout<=3'b111;gs<=1'b1;eo<=1'b0;endelseif(!din[7])begindout<=3'b000;gs<=1'b0;eo<=1'b1;endelseif(!din[6])begindout<=3'b001;gs<=1'b0;eo<=1'b1;endelseif(!din[5])begindout<=3'b010;gs<=1'b0;eo<=1'b1;endelseif(!din[4])begindout<=3'b011;gs<=1'b0;eo<=1'b1;endelseif(!din[3])begindout<=3'b100;gs<=1'b0;eo<=1'b1;endelseif(!din[2])begindout<=3'b101;gs<=1'b0;eo<=1'b1;endelseif(!din[1])begindout<=3'b110;gs<=1'b0;eo<=1'b1;endelsebegindout<=3'b111;gs<=1'b0;eo<=1'b1;endendendmodule2025/7/2343譯碼電路譯碼是編碼的逆過程，將輸入的每一組合，轉(zhuǎn)換為獨(dú)熱碼輸出3位輸入，8個組合，獨(dú)熱碼8位。3-8譯碼器，4-16譯碼器Y7_L=(G1?G2A_L’?G2B_L’?C?B?A)’Y6_L=(G1?G2A_L’?G2B_L’?C?B?A’)’Y5_L=(G1?G2A_L’?G2B_L’?C?B’?A)’Y4_L=(G1?G2A_L’?G2B_L’?C?B’?A’)’Y3_L=(G1?G2A_L’?G2B_L’?C’?B?A)’Y2_L=(G1?G2A_L’?G2B_L’?C’?B?A’)’Y1_L=(G1?G2A_L’?G2B_L’?C’?B’?A)’Y0_L=(G1?G2A_L’?G2B_L’?C’?B’?A’)’2025/7/2344輸入輸出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_LL×××××HHHHHHHH×H××××HHHHHHHH××H×××HHHHHHHHHLLLLLHHHHHHHLHLLLLHHHHHHHLHHLLLHLHHHHHLHHHLLLHHHHHHLHHHHLLHLLHHHLHHHHHLLHLHHHLHHHHHHLLHHLHLHHHHHHHLLHHHLHHHHHHHABCG1G2A_LG2B_LY0_LY2_LY3_LY4_LY6_LY7_LY5_LY1_L02346751&012BIN/OCTEN注意：高位、低位譯碼器Verilog描述modulettl74ls138(inputG1,G2A_L,G2B_L,input[2:0]IN,outputreg[7:0]Y_L);always@(G1orG2A_LorG2B_LorIN)if(G1&~G2A_L&~G2B_L) //使能有效case(IN)0:Y_L=8'b11111110;1:Y_L=8'b11111101;2:Y_L=8'b11111011;3:Y_L=8'b11110111;4:Y_L=8'b11101111;5:Y_L=8'b11011111;6:Y_L=8'b10111111;7:Y_L=8'b01111111;default:Y_L=8‘b11111111; //其他情況，譯碼輸出都無效endcaseelseY_L=8'b11111111;endmodule2025/7/2345模塊電路實(shí)現(xiàn)函數(shù)機(jī)理任意邏輯函數(shù)表示為最小項(xiàng)，要求模塊電路具有任意最小項(xiàng)輸出譯碼器每個輸出即為變量一個組合，即最小項(xiàng)74LS138譯碼器實(shí)現(xiàn)邏輯函數(shù)F(A,B,C)=∑m(1,2,4,7)2025/7/2346F1111≥1F&CBA10002346751&012BIN/OCTENCBA10002346751&012BIN/OCTEN5.2.6多路選擇器多路選擇器,數(shù)據(jù)選擇器,多路復(fù)用器：多組輸入信號中選擇一組信號送出去?；蛘哒f，多組輸入信號通過時分復(fù)用方式，挑選一組輸出輸入k組，輸出1組，選擇端s=「log2k「Y=EN_L?∑Si?Di，式中i=0,…,k-12025/7/2347EN

SEL

D0D1…Dk-1Y使能多路選擇器選擇端輸入輸出sbbbb多路選擇器2選1Y=S’?D0+S?D14選1Y=S1’?S0’?D0+S1’?S0?D1+S1?S0’?D2+S1?S0?D32025/7/2348ENS1511D01D1MUX1Y230142D02D12Y560173D03D13Y11100194D04D14Y141301121420103GS0S11D01D1MUX1Y16EN071D21D354121EN_L332D02D12Y1510EN092D22D31112122EN_L133多路選擇器應(yīng)用實(shí)現(xiàn)邏輯函數(shù)F(A,B,C,D)=∑m(0,1,2,4,5,7,8,9,12,13)，展開F=A’?B’?C’?D’+A’?B’?C’?D+A’?B’?C?D’+A’?B?C’?D’+A’?B?C’?D+A’?B?C?D+A?B’?C’?D’+A?B’?C’?D+A?B?C’?D’+A?B?C’?D16選1表達(dá)式Y(jié)=EN_L?(S3’?S2’?S1’?S0’?D0+S3’?S2’?S1’?S0?D1+S3’?S2’?S1?S0’?D2+S3’?S2’?S1?S0?D3+S3’?S2?S1’?S0’?D4+S3’?S2?S1’?S0?D5+S3’?S2?S1?S0’?D6+S3’?S2?S1?S0?D7+S3?S2’?S1’?S0’?D8+S3?S2’?S1’?S0?D9+S3?S2’?S1?S0’?D10+S3?S2’?S1?S0?D11+S3?S2?S1’?S0’?D12+S3?S2?S1’?S0?D13+S3?S2?S1?S0’?D14+S3?S2?S1?S0?D15)比較：將邏輯函數(shù)的變量A接入S3，B接到S2，C接到S1，D接到S0，那么當(dāng)D0=D1=D2=D4=D5=D7=D8=D9=D12=D13=1，以及D3=D6=D10=D11=D14=D15=0時，多路選擇器的輸出Y就是該邏輯函數(shù)F的結(jié)果（見教材圖）2025/7/2349多路選擇器應(yīng)用變換為：F=A’?B’?C’?(D’+D)+A’?B’?C?D’+A’?B?C’?(D’+D)+A’?B?C?D+A?B’?C’?(D’+D)+A?B?C’?(D’+D)=A’?B’?C’?1+A’?B’?C?D’+A’?B?C’?1+A’?B?C?D+A?B’?C’?1+A?B’?C?0+A?B?C’?1+A?B?C?08選1多路選擇器表達(dá)式為：Y=EN_L?(S2’?S1’?S0’?D0+S2’?S1’?S0?D1+S2’?S1?S0’?D2+S2’?S1?S0?D3+S2?S1’?S0’?D4+S2?S1’?S0?D5+S2?S1?S0’?D6+S2?S1?S0?D7)比較：A接S2，B接到S1，C接到S0，那么當(dāng)D1=D’、D3=D、D0=D2=D4=D6=1，以及D5=D7=0時，多路選擇器的輸出Y就是該邏輯函數(shù)F的結(jié)果2025/7/2350F(A,B,C,D)=∑m(0,1,2,4,5,7,8,9,12,13)F=A’?B’?C’?D’+A’?B’?C’?D+A’?B’?C?D’+A’?B?C’?D’+A’?B?C’?D+A’?B?C?D+A?B’?C’?D’+A?B’?C’?D+A?B?C’?D’+A?B?C’?D多路選擇器應(yīng)用2025/7/23511CDAB1

1111

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00011110000111101CABD’1D10100100011110卡諾圖降維F(A,B,C,D)=∑m(0,1,2,4,5,7,8,9,12,13)EN9456710111213Y532123222120191810179148012387641516111314UDDF123BCG015015ADMUXEN0456712Y11413121110957012343215G07W6MUXFABCUDDD15.3組合邏輯電路可測性設(shè)計(jì)可測性設(shè)計(jì)：在芯片原始設(shè)計(jì)中，插入各種用于提高芯片可測性的硬件電路。即為了達(dá)到故障檢測目的所做的額外輔助性設(shè)計(jì)可測性設(shè)計(jì)的目標(biāo)和重點(diǎn)測試矢量生成容易；測試矢量盡可能少；測試矢量生成時間盡可能少；確保原電路系統(tǒng)的功能不會被改變，對原電路系統(tǒng)的性能盡可能影響小。可測性設(shè)計(jì)方法在被測電路中插入測試點(diǎn)，通過增加輸入的控制點(diǎn)和輸出的可觀察點(diǎn)實(shí)現(xiàn)。將被測電路分模塊進(jìn)行測試。將時序邏輯電路分解為組合邏輯電路結(jié)構(gòu)的激勵邏輯電路和觸發(fā)器鏈分別測試。2025/7/2352可測性設(shè)計(jì)可控性：由外部輸入信號控制電路中各結(jié)點(diǎn)的邏輯電平值，以便能夠敏化故障和控制敏化通路信號。反映了測試向量改變結(jié)點(diǎn)邏輯狀態(tài)的難易程度可觀性：建立故障敏化通路，使內(nèi)部故障能夠傳遞到外部輸出觀察。反映從外部觀察電路內(nèi)部故障的難易程度2025/7/23535.3.1邏輯故障測試集電路故障物理參數(shù)故障：制造工藝、晶體管結(jié)構(gòu)參數(shù)、橋接連線等引起的故障邏輯故障：使用布爾代數(shù)進(jìn)行邏輯門級表述的故障固定邏輯值故障模型(Stuck-atFault)：制造過程中的缺陷使得邏輯門導(dǎo)線的邏輯值被固定在某一邏輯電平固定0故障（Stuck-at-0）是指導(dǎo)線的邏輯值被固定在0電平，記為S-a-0固定1故障（Stuck-at-1）是指導(dǎo)線的邏輯值被固定在1電平，記為S-a-12025/7/2354邏輯故障測試集的建立方法測試：由測試向量和無故障輸出向量組成，判斷有無故障測試向量：測試時加載在電路各輸入端的信號向量k個輸入變量的組合邏輯電路，最多有2k個測試向量無故障輸出向量：每個測試向量電路對應(yīng)的正常輸出向量例：測試T2={x1;F1}={(0,0,1);(0)}；測試向量x1=(0,0,1)；輸出F1=0測試集：所有測試構(gòu)成的集合T1={(0,0,0);(0)}T2={(0,0,1);(0)}T3={(0,1,0);(1)}T4={(0,1,1);(1)}T5={(1,0,0);(0)}T6={(1,0,1);(1)}T7={(1,1,0);(0)}T8={(1,1,1);(0)}最小檢測測試集：能檢測電路中所有單固定型故障所需的最少測試向量構(gòu)成的測試集例：若4有固定0故障，即4S-a-0，則F=A?B’?C。此時僅當(dāng)(A,B,C)=(1,0,1)時F=1；而其他測試向量輸入時F均為0?？梢姕y試向量T3、T4測試時，實(shí)際輸出向量與無故障輸出向量不同。因此，測試向量T3、T4可檢測故障4S-a-0，是故障4S-a-0的最小檢測測試集2025/7/2355FACB12345678&&&11最小檢測測試集建構(gòu)步驟第一步：作單故障輸出的真值表Fi0和Fi1，i=1~8等價(jià)故障：對所有測試向量的響應(yīng)都相同的故障{F30；F50；F71}對(T1~T8)響應(yīng)都相同,

F1表示，{F40；F61}=F2,{F60；F70；F81}=F3分別表示F10=F4；F11=F5；F20=F6；F21=F7；F31=F8；F41=F9；F51=F10；F80=F11合并等價(jià)故障后得代表故障表2025/7/2356F=((A’?B)’?(A?B’?C)’)’=A’?B+A?B’?C單故障真值表NABCF0F10F11F20F21F30F31F40F41F50F51F60F61F70F71F80F81T100000001000000101001T200100101000000101001T301011001110111101101T401111001110111101101T510000000010000101001T610110110011101111001T711001000000100101001T811101010000101101001代表故障表NABCF0F1F2F3F4F5F6F7F8F9F10F11T1000000100010000T2001000101010000T3010110110011110T4011110110011110T5100000100001000T6101101101101110T7110000110000100T8111000110100110最小檢測測試集建構(gòu)步驟第二步：作故障檢測表故障檢測表：正常輸出F0與故障輸出Fi進(jìn)行異或運(yùn)算F0i=F0⊕Fi(i=1,2,…,11)Tj行第F0i列所對應(yīng)的是1，則Tj是Fi故障的一個測試向量如T1行與F03列對應(yīng)為1，所以T1(000)是故障F3(即故障F60；F70；F81)的一個測試向量2025/7/2357故障檢測表NABCF0F01F02F03F04F05F06F07F08F09F010F011T1000000100010000T2001000101010000T3010101001100001T4011101001100001T5100000100001000T6101110010010001T7110000110000100T8111000110100110最小檢測測試集建構(gòu)步驟第三步：確定最小故障測試集行消去規(guī)則：在X、Y兩行中，若X行中的1完全被Y行包含，則X行可消去表中可見，T1

T2，T7

T8，T3=T4，因此可消去T1、T7和T4行。列消去規(guī)則：在M、N兩列中，若M列中的1完全被N列包含