*

可編程邏輯器件

*PLD概述PLD內(nèi)部包含有豐富的邏輯部件（如各種門電路、開關(guān)、觸發(fā)器等）和連線，各邏輯部件相互不連接或局部連接。用戶可通過配置器件內(nèi)部邏輯部件的互連關(guān)系、分配PLD管腳的用途，即所謂的編程，實(shí)現(xiàn)多種邏輯功能。同一種PLD器件，其內(nèi)部邏輯部件的互連關(guān)系不同、引腳的分配方案不同，實(shí)現(xiàn)的邏輯功能也不同，給使用者帶來了極大的方便*PLD的開發(fā)流程圖*編程的目標(biāo)文件.POF文件SRAM目標(biāo)文件(.SOF)JEDEC文件(.JED)十六進(jìn)制(Intel格式)文件(.HEX)Tabular文本文件(.TTF)串行位流文件(.SBF)*PLD開發(fā)軟件LogicalDevices公司的CUPL軟件DataI/O公司的ABEL軟件Xilinx公司的Fundation軟件Altera公司的MAX+PLUSⅡ軟件Lattice公司的ISPSynarioSystem軟件 通常這些軟件只能開發(fā)本公司生產(chǎn)的器件。*PLD編程器Xeltek公司的SUPERPRO系列編程器Microcontrollers（如：INTEL公司的8751H、8796BH等）；PLD器件（如各種PAL、GAL器件、XILINX公司的XC7372-68PL(159) 等CPLD器件、Lattice公司的ispLSI1016-44PL(60)、ispLSI1032-84PL(62)等ispLSI器件的編程。*40引腳芯片插座電源指示燈通信端口圖10.1.2SuperProZ編程器的外觀*常用英文縮寫PLD:ProgrammableLogicDevice；ASIC:ApplicationSpecificIntegratedCircuit；EDA:ElectronicsDesignAutomation；CAD:ComputerAidedDesign；CAA:ComputerAidedAnalysis；CAT:ComputerAidedTest；*10.2PLD的基本結(jié)構(gòu)一、PLD實(shí)現(xiàn)各種邏輯功能的依據(jù)二、傳統(tǒng)PLD的總體結(jié)構(gòu)圖10.1.1傳統(tǒng)PLD的總體結(jié)構(gòu)

輸出電路輸入電路與陣列或陣列外部數(shù)據(jù)輸入數(shù)據(jù)輸出輸入項(xiàng)乘積項(xiàng)和項(xiàng)反饋……*三、多路選擇器10.3PLD的表示方法一、緩沖電路

二、與門、或門及連接表示

*1AAA圖10.3.3PLD中連接方式表示圖10.3.1PLD輸入緩沖電路

*圖10.2.2PLD中的與門、或門表示*圖10.2.4PLD中的多路選擇器00011011ABCDC0FC1*10.4PLD的分類一、PLD的集成度分類

圖10.4.1PLD的密度分類可編程邏輯器件PLD低密度可編程邏輯器件LDPLD高密度可編程邏輯器件HDPLDPROMPLAPALGALCPLDFPGA*1.低密度可編程邏輯器件(LDPLD:Low-DensityPLD)

(1)PROM(ProgrammableROM)20世紀(jì)70年代初。與陣列固定，或陣列可編程。(2)PLA(ProgrammableLogicArray)20世紀(jì)70年代初。與陣列、或陣列都可編程。(3)PAL(ProgrammableArrayLogic)

20世紀(jì)70年代末。與陣列可編程，或陣列固定。(4)GAL(GenericArrayLogic)20世紀(jì)80年代初。大部分與陣列可編程，或陣列固定。*LDPLD的分類與結(jié)構(gòu)名稱與陣列或陣列輸出部分PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可配置*2.高密度可編程邏輯器件(HDPLD:High-DensityPLD)

(1)CPLD(ComplexPLD)20世紀(jì)80年代中。

20世紀(jì)80年代中。

(2)FPGA(FieldProgrammableGateArray)*(1)邏輯單元兩者的區(qū)別：

①CPLD邏輯單元大(通常其變量數(shù)約20～28個(gè))，單元功能強(qiáng)大，一般的邏輯在單元內(nèi)即可實(shí)現(xiàn)；②FPGA邏輯邏輯單元小(輸入變量通常4~8個(gè)，輸出1~2個(gè))，邏輯功能弱，如要實(shí)現(xiàn)一個(gè)較復(fù)雜的功能，需要幾個(gè)單元組合起來才能完成。*(2)邏輯單元間的互連①CPLD：集總式，其特點(diǎn)是總線上任意一對(duì)輸入端與輸出端之間的延時(shí)相等，且是可預(yù)測(cè)的。②FPGA：分布式，其特點(diǎn)是互連方式較多，有通用互連、直接互連、長(zhǎng)線等方式。實(shí)現(xiàn)同一個(gè)功能可能有不同的方案，其延時(shí)是不等的。而且一般情況下比CPLD大。*CBA集總式互連分布式互連CBA*(3)編程工藝

①CPLD：通常采用EPROM、E2PROM、Flash工藝。②FPGA：通常采用SRAM、反熔絲(Actel公司)工藝。

*二、PLD的制造工藝分類

1.一次性編程的PLD2.紫外線可擦除的PLD(EPLD)

20min,幾十次。

3.電可擦除的PLD(EEPLD)

10ms,上千次。4.采用SRAM結(jié)構(gòu)的PLD無限次。（熔絲、反熔絲工藝）（EPROM工藝）（E2PROM、Flash工藝）（SRAM工藝）*10.5可編程邏輯陣列PLA一、PLA基本結(jié)構(gòu)

圖10.4.1PLA的基本結(jié)構(gòu)

&≥1*二、PLA應(yīng)用舉例

例用PLA器件實(shí)現(xiàn)函數(shù)解：用PLA器件實(shí)現(xiàn)，需3個(gè)輸入端，2個(gè)輸出端。用卡諾圖法化簡(jiǎn)，得出F1、F2的最簡(jiǎn)與或式：相應(yīng)的實(shí)現(xiàn)電路如圖10.5.2所示。*圖10.5.2用PLA實(shí)現(xiàn)組合函數(shù)的設(shè)計(jì)

&≥1*10.6可編程陣列邏輯PAL

除了具有與陣列和或陣列以外，還有輸出和反饋電路：專用輸出結(jié)構(gòu)可編程輸入/輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)*圖10.6.1PAL器件的基本電路結(jié)構(gòu)&≥1*圖10.6.2專用輸出結(jié)構(gòu)&&≥1≥1特點(diǎn)：或非門輸出或互補(bǔ)輸出常用器件：PAL16L8,PAL20L10等*圖10.5.3可編程輸入/輸出結(jié)構(gòu)≥1（1）端口既可做輸入也可做輸出（2）做輸出端口時(shí)，輸出信號(hào)又可被反饋到輸入，構(gòu)成簡(jiǎn)單的觸發(fā)器。*圖10.6.4寄存器輸出結(jié)構(gòu)&≥1(1)增加了DFF,整個(gè)PAL的所有DFF共用一個(gè)時(shí)鐘和輸出使能信號(hào)。(2)可構(gòu)成同步時(shí)序邏輯電路*圖10.5.5異或輸出結(jié)構(gòu)&&=11增加了異或門，使時(shí)序邏輯電路的設(shè)計(jì)得到簡(jiǎn)化。*例1：用PAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。解：使能輸入：

EN；譯碼地址輸入：A1和A0；輸出為：

Y0,

Y1,

Y2,

Y3。由真值表可知：

Y0=

A1

A0,

Y1=

A1A0,

Y2=A1

A0,

Y3=A1A0,

最好選用低電平輸出有效的專用輸出結(jié)構(gòu)或可編程I/O型PAL。由要求有使能輸出，應(yīng)選用帶有三態(tài)輸出的PAL器件。選用PAL16L8器件實(shí)現(xiàn)的簡(jiǎn)化示意如圖：*

11

EN

11

EN

11

EN

11

EN111ENA0A1Y0Y1Y2Y3例1實(shí)現(xiàn)電路圖*10.7通用陣列邏輯GAL一、GAL16V8總體結(jié)構(gòu)8個(gè)輸入緩沖器（引腳2~9）；8個(gè)輸出緩沖反相器（引腳12~19）

；

8個(gè)輸出反饋/輸入緩沖器（既可做輸入也可做輸出），因此為16V8；1個(gè)時(shí)鐘輸入緩沖器；

1個(gè)選通信號(hào)輸入反相器；

20個(gè)引腳的器件；***…………1111EN&19270031CLKOLMC（19）*1.8×8個(gè)與門，可實(shí)現(xiàn)64個(gè)乘積項(xiàng)(ProductTerm)。2.每個(gè)與門有32個(gè)輸入端（每個(gè)乘積項(xiàng)可包含16個(gè)變量）。

3.每個(gè)輸出端最多只能包含8個(gè)乘積項(xiàng)，當(dāng)表達(dá)式邏輯化簡(jiǎn)后，乘積項(xiàng)數(shù)多于8個(gè)時(shí)，則必須適當(dāng)拆開，再分配給另一個(gè)OLMC。

4.最多有16個(gè)引腳作為輸入端（指16個(gè)輸入變量，CLK不屬于輸入變量），最多有8個(gè)引腳作為輸出端。

*二、輸出邏輯宏單元（OLMC）1.OLMC的結(jié)構(gòu)：

(1)8輸入的或門

(2)異或門：控制輸出信號(hào)的極性

高電平有效

低電平有效

(3)DFF

(4)4個(gè)多路選擇器①乘積項(xiàng)多路選擇器(PTMUX—ProductTermMultiplexer)

*②三態(tài)多路選擇器(TSMUX)

③輸出多路選擇器(OMUX)

④反饋多路選擇器(FMUX)1

1

1

1

1

01

0

1

1

0

0

0

1

1

0

1

00

0

1

0

0

0

I/O（n）Q來自鄰級(jí)輸出(m)AC0AC1(n)AC1(m)12、19號(hào)OLMC中的FMUX：AC0為SYN，AC1(m)為SYN。*圖10.6.2OLMC的結(jié)構(gòu)框圖*表10.7.1FMUX的控制功能表AC0AC1(n)AC1(m)反饋信號(hào)來源10×本單元觸發(fā)器Q端11×本單元I./O端0×1鄰級(jí)(m)輸出0×0低電平“0”(地)***在OLMC(12)和OLMC(19)中SYN代替AC0，SYN代替AC1(m)。*2.GAL16V8的結(jié)構(gòu)控制字GAL16V8的各種配置由結(jié)構(gòu)控制字確定。圖10.7.3GAL16V8結(jié)構(gòu)控制字的組成32位乘積項(xiàng)禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘積項(xiàng)禁止位82位12～1516～1912～19(n)(n)(n)PT63～PT32PT31～PT0*3.OLMC的配置1EN1CLKNCNCOENCNC來自鄰級(jí)輸出(m)至另一個(gè)鄰級(jí)CLKOE(a)專用輸入模式*(b)專用組合輸出模式1EN1CLKNCOENC=11VccXOR(n)NCNCNCCLKOE*1EN1CLKNCOENC=11XOR(n)NCCLKNCOE來自鄰級(jí)輸出（m）OLMC(n)I/O(n)NC來自與陣列反饋（c）反饋組合輸出模式*（d）時(shí)序電路中的組合輸出模式1EN1CLKOE=11XOR（n）CLKOE來自鄰級(jí)輸出(m)I/O(n)NC來自與陣列反饋*(e)寄存器輸出模式1EN1CLKOE=11XOR(n)CLKOE來自鄰級(jí)輸出（m）I/O(n)NC來自與陣列反饋OLMC(n)QD>Q圖10.7.4OLMC的5種工作模式下的簡(jiǎn)化電路*三、行地址結(jié)構(gòu)圖10.6.5GAL16V8編程單元的地址分配移位寄存器與邏輯陣列與邏輯陣列PT63

PT32PT31PT003132電子標(biāo)簽電子標(biāo)簽保留地址空間3359結(jié)構(gòu)控制字6082位加密單元保留整體擦除616263SDOSDISCLK行地址*

熔絲圖0000???00000011???1010……對(duì)應(yīng)××××???××××××--???-×-×

……共64行031SUPPER／L編程器采用下拉式菜單技術(shù)和多窗口技術(shù)，人機(jī)界面良好，操作使用簡(jiǎn)單，我們以它為例進(jìn)行編程介紹。*例1：用GAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效。解：2個(gè)信號(hào)輸入A1，A0；一個(gè)使能控制端，4個(gè)輸出端。選擇

EN由11引腳輸入，

Y3,

Y2,

Y1,

Y0分別由OLMC（12）~OLMC（15）提供。應(yīng)配置為專用組合輸出模式：AC0=0，AC1=1；XOR=0；SYN=1；乘積項(xiàng)數(shù)為1。

*OLMC(n)乘積項(xiàng)數(shù)SYNAC0AC1（n）XOR（n）輸出極性配置模式1514131211111111000000000000低電平低電平低電平低電平專用組合專用組合專用組合專用組合OLMC的配置：*例10.7.1人的血型有A、B、AB、O型4種。輸血時(shí)輸血者的血型與受血者的血型必須符合圖10.7.6所示的關(guān)系。試用1片GAL16V8設(shè)計(jì)一個(gè)邏輯電路，判斷輸血者的血型與受血者的血型是否符合上述規(guī)定。*解：設(shè)定輸血者血型用X1、X2表示，受血者血型用X3、X4表示。取值組合為00～11時(shí)，分別表示血型為A、B、AB、O型；輸出為F：取值為1時(shí)，表示血型相符，否則，表示血型不符。根據(jù)題意得到真值表為：*X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111例10.7.1的真值表*由真值表，經(jīng)卡諾圖法化簡(jiǎn)X3X4X1X20001111000110111111111101*NAMEXUEXING;PARTNO2004-06-07-01;REVV1.0;DATE2004-06-07;DESIGNERYHX;COMPANYNUMBERONE;ASSEMBLYN0.1;LOCATION11-1;/*INPUTPINS*/PIN[1,2,3,4]=[X1,X2,X3,X4];/*OUTPUTPINS*/PIN19=F;/*LOGICEQUATIONS*/F=!X1&!X2&!X4#X2&!X3&X4#X1&X2#X3&!X4;/*END*/采用CUPL軟件實(shí)現(xiàn)，用文本方式描述待設(shè)計(jì)電路的邏輯功能。建立設(shè)計(jì)輸入文件（xuexing.pld）如下：*更改器件類型選擇器件器件型號(hào)器件生產(chǎn)商器件類型

選擇PLD器件＿GAL20V8A（由Lattice公司生產(chǎn)）＿SELECT確認(rèn)所作的變化*查看緩