2025年全國計算機等級考試(NCRE)四級計算機組成與接口樣題及參考答案一、單項選擇題（每題2分，共20分）1.某32位計算機采用小端方式存儲，內(nèi)存地址0x1000處開始存放一個32位無符號整數(shù)0x12345678，則地址0x1002處的字節(jié)內(nèi)容是（）A.0x12B.0x34C.0x56D.0x782.某CPU的指令格式中，操作碼占6位，地址碼占3個字段各8位，該指令系統(tǒng)最多支持（）種不同操作，最大直接尋址范圍是（）（按字節(jié)編址）A.64；256BB.64；2^24BC.32；256BD.32；2^24B3.下列關于RISCV指令集的描述中，錯誤的是（）A.采用固定長度32位指令格式B.所有運算指令的源操作數(shù)均來自寄存器C.支持大端和小端兩種字節(jié)序D.基礎整數(shù)指令集（RV32I）包含乘除法指令4.某計算機主存容量8GB，Cache容量64KB，塊大小64字節(jié)，采用4路組相聯(lián)映射。主存地址中，組號字段的位數(shù)是（）A.6B.8C.10D.125.某指令流水線有5個階段（取指、譯碼、執(zhí)行、訪存、寫回），各階段延遲分別為2ns、3ns、4ns、5ns、1ns。忽略流水段寄存器延遲，該流水線的最大吞吐率是（）A.1/5nsB.1/4nsC.1/3nsD.1/2ns6.下列關于總線仲裁的描述中，正確的是（）A.鏈式查詢方式中，離控制器越近的設備優(yōu)先級越低B.計數(shù)器定時查詢方式中，設備地址與計數(shù)器值相等時獲得總線使用權C.獨立請求方式中，仲裁邏輯復雜度低但響應速度慢D.三種仲裁方式中，鏈式查詢的總線帶寬利用率最高7.某磁盤轉(zhuǎn)速7200轉(zhuǎn)/分，平均尋道時間8ms，每個磁道有512個扇區(qū)，每個扇區(qū)512字節(jié)。讀取一個連續(xù)16KB的區(qū)域（跨2個磁道），平均訪問時間約為（）A.8ms+5000/7200ms+(16×1024)/(512×512)×(60/7200×1000)msB.8ms+(0.5×60/7200×1000)ms+(16×1024)/(512×512)×(60/7200×1000)msC.8ms×2+(0.5×60/7200×1000)ms+(16×1024)/(512×512)×(60/7200×1000)msD.8ms+(0.5×60/7200×1000)ms×2+(16×1024)/(512×512)×(60/7200×1000)ms8.下列關于I/O接口的描述中，錯誤的是（）A.并行接口的數(shù)據(jù)傳輸速率通常高于串行接口B.USB接口支持即插即用和熱插拔C.VGA接口采用數(shù)字信號傳輸圖像D.SATA接口通過差分信號減少電磁干擾9.某計算機采用微程序控制，控制存儲器容量1024×32位，微指令中操作控制字段采用直接編碼，共30個微命令，順序控制字段需表示后繼微地址。則順序控制字段的最小位數(shù)是（）A.8B.10C.12D.1610.下列關于異常與中斷的描述中，正確的是（）A.缺頁屬于硬件中斷B.斷點中斷（如調(diào)試用的INT3）屬于異常C.所有中斷都需要保存程序計數(shù)器（PC）D.異常處理完成后一定返回原程序繼續(xù)執(zhí)行二、填空題（每空2分，共20分）1.8位補碼表示的整數(shù)范圍是______，1的補碼表示為______。2.某浮點數(shù)格式：階碼4位（含1位符號位）移碼，尾數(shù)8位（含1位符號位）補碼，基數(shù)為2。則該浮點數(shù)能表示的最大正數(shù)是______（用十進制表示），最小絕對值正數(shù)是______（用2的冪次表示）。3.某CPU地址總線36位，數(shù)據(jù)總線64位，按字節(jié)編址。該計算機的最大主存容量是______GB，若采用64M×8位的DRAM芯片構成主存，至少需要______片。4.某指令系統(tǒng)有16種操作類型，采用擴展操作碼編碼，若三地址指令（3×10位地址）有8種，則雙地址指令最多可以有______種（地址字段長度不變）。5.DMA方式下，數(shù)據(jù)傳輸?shù)娜齻€階段是：______、數(shù)據(jù)塊傳輸、______。三、簡答題（每題8分，共32分）1.簡述指令流水線中結(jié)構冒險、數(shù)據(jù)冒險、控制冒險的產(chǎn)生原因及常用解決方法。2.比較動態(tài)隨機存儲器（DRAM）與靜態(tài)隨機存儲器（SRAM）的存儲原理、速度、容量及應用場景。3.說明I/O端口獨立編址與統(tǒng)一編址的區(qū)別，列舉兩種采用獨立編址的總線標準。4.某計算機主存與Cache采用全相聯(lián)映射，Cache塊大小64字節(jié)，Cache容量256KB，主存容量8GB。若采用LRU替換算法，需要為每個Cache行設置幾位的替換位？若改用組相聯(lián)（8路），組號字段需幾位？說明組相聯(lián)映射相比全相聯(lián)的優(yōu)缺點。四、綜合題（第1題16分，第2題12分，共28分）1.某16位CPU的數(shù)據(jù)通路結(jié)構如下：通用寄存器R0R7（16位）算術邏輯單元ALU（支持加、減、與、或運算）指令寄存器IR（16位，其中OP占4位，源寄存器S占3位，目的寄存器D占3位，立即數(shù)Imm占6位）程序計數(shù)器PC（16位）主存地址寄存器MAR（16位），主存數(shù)據(jù)寄存器MDR（16位）現(xiàn)有指令“ADDD,S,Imm”（功能：R[D]=R[S]+Imm），請完成以下任務：（1）畫出該指令在取指階段和執(zhí)行階段的數(shù)據(jù)通路流程圖（用箭頭表示數(shù)據(jù)流動方向，標注關鍵寄存器和部件）；（2）寫出取指階段的微操作序列（按順序）；（3）若Imm為帶符號數(shù)，說明如何檢測加法溢出，需哪些電路支持？2.某嵌入式系統(tǒng)需要連接一個8位并行I/O設備（輸入/輸出可選），要求：支持查詢方式和中斷方式兩種數(shù)據(jù)傳輸；中斷請求信號高電平有效，中斷類型號為0x20（8位）；I/O端口地址范圍0x2000x203（4個端口）。（1）設計該I/O接口的邏輯結(jié)構（畫出主要寄存器和控制邏輯）；（2）說明各端口的功能分配（至少3個端口）；（3）簡述中斷方式下，從設備發(fā)出中斷請求到CPU響應中斷的過程。參考答案一、單項選擇題1.B2.B3.D4.C5.B6.B7.B8.C9.B10.B二、填空題1.128~+127；111111112.(12^7)×2^(2^31)=127×16=2032；2^15（階碼最小8，尾數(shù)最小正1.0×2^8→2^8×2^7=2^15）3.64（2^36B=64GB）；8（64GB=64×1024MB=65536MB，每片64MB，65536/(64×8/8)=1024？計算錯誤，正確：主存總?cè)萘?4GB=64×1024MB=65536MB；每片容量64M×8位=64MB；數(shù)據(jù)總線64位=8字節(jié)，每次訪問8字節(jié)，故需要8片并聯(lián)組成64位寬度。總片數(shù)=65536MB/64MB×8=(1024)×8=8192？原題可能簡化為按字節(jié)編址，64位數(shù)據(jù)總線需8片并聯(lián)（每片8位），總?cè)萘?4GB=64×1024×1024KB，每片64M×8位=64MB=64×1024KB，故總片數(shù)=(64×1024×1024)/(64×1024)×8=1024×8=8192。但可能題目設計時取近似，正確應為64GB=2^36B，每片64M×8位=2^26×8位=2^26B（因8位=1B），故總片數(shù)=2^36/2^26×(64位/8位)=2^10×8=8192。但可能題目期望答案為64GB=64×1024MB，每片64MB，故需要(64×1024)/64=1024組，每組8片（64位），總片數(shù)1024×8=8192。但可能題目簡化，正確填空應為64GB；8192。但可能原題參數(shù)不同，此處可能正確為：地址總線36位→2^36B=64GB；數(shù)據(jù)總線64位=8字節(jié)，每片8位，故每8片組成64位寬度。主存總?cè)萘?4GB=64×1024MB=65536MB，每片容量64M×8位=64MB（因8位=1B），故需要65536/64=1024組，每組8片，總片數(shù)1024×8=8192。（注：可能題目設計時簡化，正確填空應為64；8192）4.168=8種操作碼用于三地址，剩余操作碼擴展。三地址指令用4位操作碼的前8種（00000111），剩余8種（10001111）可擴展為雙地址指令。雙地址指令操作碼長度=4+10=14位？不，擴展操作碼是在地址字段中擴展。三地址指令：操作碼4位（假設），地址各10位?？傊噶铋L度=4+10×3=34位？可能題目中指令長度固定，假設為4（操作碼）+3×10（地址）=34位，當使用雙地址時，操作碼擴展10位，故三地址用前8種（00000111），剩余8種（10001111）可擴展為雙地址，每個擴展10位，故雙地址指令數(shù)=8×2^10=8192？但題目可能假設指令長度固定為操作碼+地址字段，三地址指令操作碼占x位，雙地址占x+10位。正確計算：總操作碼空間為2^N，N為操作碼總位數(shù)。假設指令長度固定為L=操作碼長度+3×地址長度。設三地址指令操作碼長度為a，則a+3×10=L。雙地址指令操作碼長度為a+10（利用一個地址字段擴展），故三地址指令數(shù)≤2^a，剩余操作碼數(shù)=2^a8，每個剩余操作碼可擴展為2^10種雙地址指令。題目中三地址有8種，故2^a≥8→a≥3。假設a=4（操作碼4位），則剩余2^48=8種操作碼，每個擴展10位，雙地址指令數(shù)=8×2^10=8192。但題目可能期望簡單擴展，答案為(168)×2^10=8×1024=8192？但可能題目中操作碼總位數(shù)固定，正確答案為8×2^10=8192。（注：可能題目設計時簡化，正確填空為8192）5.初始化（或預處理）；后處理（或結(jié)束處理）三、簡答題1.結(jié)構冒險：因硬件資源沖突（如同一時鐘周期需訪問同一存儲部件），解決方法：增加資源（如指令Cache和數(shù)據(jù)Cache分離）、暫停流水線（插入氣泡）。數(shù)據(jù)冒險：因后續(xù)指令依賴前面指令的結(jié)果未完成，解決方法：數(shù)據(jù)旁路（轉(zhuǎn)發(fā)）、暫停流水線（插入NOP）、重排指令順序?？刂泼半U：因分支指令等改變PC值導致流水線預取錯誤，解決方法：分支預測（靜態(tài)/動態(tài)）、延遲分支（調(diào)度分支指令后的無關指令填充）、流水線沖刷（清空錯誤預取的指令）。2.存儲原理：SRAM利用觸發(fā)器存儲（6管），無需刷新；DRAM利用電容存儲電荷（1管+電容），需周期性刷新。速度：SRAM更快（ns級），DRAM較慢（約10倍）。容量：SRAM集成度低（相同工藝下容量?。?，DRAM集成度高（容量大）。應用場景：SRAM用于Cache；DRAM用于主存。3.獨立編址：I/O端口與主存地址空間獨立，使用專用I/O指令（如IN/OUT），需I/O控制信號；統(tǒng)一編址：I/O端口與主存共享地址空間，使用訪存指令訪問，無需專用I/O指令。獨立編址總線標準：x86的ISA總線、PCI總線（部分實現(xiàn)）。4.全相聯(lián)Cache行數(shù)=256KB/64B=4096行，LRU替換需為每行記錄訪問順序，4096行需log2(4096)=12位替換位（記錄最近訪問順序，實際用計數(shù)器或比較器，此處簡化為每行需記錄被訪問的順序，4096行需12位）。組相聯(lián)8路：組數(shù)=256KB/(64B×8)=512組，組號字段=log2(512)=9位。優(yōu)點：比全相聯(lián)減少替換邏輯復雜度，比直接映射降低沖突率；缺點：比全相聯(lián)命中率略低，比直接映射需要更多比較電路。四、綜合題1.（1）取指階段流程：PC→MAR→主存→MDR→IR；PC+1→PC（假設指令長度16位，按字編址）。執(zhí)行階段流程：R[S]→ALU左輸入；Imm→ALU右輸入；ALU加法→結(jié)果→MDR→R[D]（或直接→R[D]，視數(shù)據(jù)通路設計）。（2）取指微操作：①PC→MAR；②主存讀（MAR內(nèi)容）；③主存數(shù)據(jù)→MDR；④MDR→IR；⑤PC+1→PC（或PC=PC+1）。（3）溢出檢測：Imm和R[S]均為16位帶符號數(shù)（補碼），加法結(jié)果若符號位進位與最高數(shù)值位進位不同則溢出。需ALU提供進位輸出（C_out）和最高位進位（C_in），通過異或門檢測溢出（V=C_out⊕C_in）。2.（1）接口結(jié)構：包含數(shù)據(jù)寄存器（8位，輸入/輸出緩沖）、狀態(tài)寄存器（含“輸入準備好”“輸出緩沖空”標志）、控制寄存器（選擇輸入/輸出模式、中斷使能）、中斷請求邏輯（狀態(tài)標志與中斷使能相與后產(chǎn)生高電平請求）、地址譯碼器（0x2000x203）。（2）端口分配：0x200：數(shù)據(jù)端口（輸入時讀，輸出時寫）；0x201：狀態(tài)端口（讀時獲取“輸入準備好