2025年(微電子科學與工程)半導體工藝設備試題及答案一、單選題（每題2分，共20分）1.在65nm節(jié)點以下，為抑制短溝道效應而引入的應力技術中，下列哪一項屬于全局應力（GlobalStress）？A.嵌入式SiGe源漏（eSiGe）B.雙應力襯墊（DSL）C.應力記憶技術（SMT）D.應變硅oninsulator（sSOI）答案：D解析：全局應力指在整個晶圓尺度上引入的應變，sSOI通過基底晶格失配實現(xiàn)全局拉伸應變；其余三項均為局部應力技術。2.當使用TEOSO?CVD沉積SiO?時，若反應腔壓力從600Torr降至300Torr而溫度保持400℃不變，則沉積速率將：A.線性下降50%B.先升高后降低C.呈拋物線下降D.幾乎不變，因表面反應限制答案：D解析：TEOSO?體系在400℃、>200Torr區(qū)間屬表面反應限制，壓力減半對速率影響<5%，故選D。3.在ALDAl?O?工藝中，若TMA脈沖時間固定為50ms，吹掃時間從5s縮短至1s，最可能出現(xiàn)的缺陷是：A.薄膜折射率升高B.表面粗糙度下降C.顆粒狀CVD生長D.臺階覆蓋率提升答案：C解析：吹掃不足導致TMA與H?O氣相混合，引發(fā)CVD模式成核，形成顆粒；其余選項與過量前驅(qū)體無關。4.對EUV光刻膠進行PEB（PostExposureBake）時，主要抑制的是：A.酸擴散導致的線寬粗糙度（LWR）B.光酸產(chǎn)生劑（PAG）分解C.二次電子散射D.光刻膠脫保護反應答案：A解析：PEB溫度窗口需平衡酸擴散與反應完成度，過高擴散加劇LWR，過低反應不完全。5.在28nmHKMG流程中，若先高k后金屬柵（GateFirst）方案中，高k介質(zhì)沉積后需進行850℃快速退火，其主要目的是：A.致密化并降低界面缺陷B.激活源漏摻雜C.消除金屬柵功函數(shù)漂移D.減小柵極漏電流答案：A解析：850℃RTA使HfO?晶相轉(zhuǎn)為四方/立方，降低氧空位密度，界面層再生長被抑制。6.當使用ICPRIE刻蝕深硅槽時，若發(fā)現(xiàn)槽口出現(xiàn)“黑硅”（BlackSilicon），最優(yōu)先調(diào)整的參數(shù)是：A.上電極功率B.下電極偏壓C.O?流量D.腔壁溫度答案：C解析：黑硅源于富氟等離子體中O?不足，導致SiF?聚合物沉積；增加O?可生成SiO?Fy揮發(fā)物。7.在Cu雙大馬士革中，Ta/TaN雙層阻擋層若采用PVD沉積，其臺階覆蓋率隨槽深寬比（AR）增大而：A.線性下降B.指數(shù)下降C.先升后降D.與AR無關答案：B解析：PVD屬視線沉積，覆蓋率∝1/AR·exp(AR/λ)，λ為濺射原子平均自由程。8.對GaNHEMT進行SiN?鈍化時，若采用PECVD而非ICPCVD，則主要劣勢為：A.膜應力過高B.氫雜質(zhì)引入C.沉積速率過低D.擊穿場強提升答案：B解析：PECVD含H等離子體，H擴散至AlGaN表面形成MgH復合體，導致閾值電壓負漂。9.在3DNAND字線鎢填充中，若W沉積后出現(xiàn)“接縫”（Seam），其直接原因是：A.成核層過厚B.WF?分壓過高C.氫還原速率過快D.深寬比過大導致自下而上生長受限答案：D解析：高深寬比使反應物通量底部不足，側(cè)壁提前閉合形成接縫；需優(yōu)化成核/主體兩步工藝。10.當使用Siconi?工藝清洗NiPt硅化物殘留時，反應產(chǎn)物為：A.NiF?+(NH?)?SiF?B.PtF?+SiO?C.Ni(Pt)Cl?+SiCl?D.NiO+PtO?答案：A解析：Siconi使用NF?+NH?等離子體，生成易升華的NiF?與(NH?)?SiF?，實現(xiàn)低溫干法清洗。二、多選題（每題3分，共15分；多選少選均不得分）11.下列哪些手段可同時降低MOSFET亞閾擺幅SS與DIBL？A.減薄體硅厚度（UTB）B.提高溝道摻雜C.引入應變硅D.采用FinFET結(jié)構(gòu)答案：A、D解析：UTB與FinFET均通過增強柵控能力降低SS與DIBL；高摻雜反而提升SS；應變硅僅提升遷移率。12.在ALDTiN金屬柵中，若采用TiCl?+NH?循環(huán)，可抑制氯殘留的方法有：A.提高NH?脈沖流量B.升高沉積溫度至500℃C.插入等離子體NH?處理D.降低腔體壓力至0.1Torr答案：A、C解析：高活性NH?與等離子體可斷裂TiCl鍵；升溫至500℃超出ALD窗口引發(fā)CVD；低壓對氯殘留影響小。13.關于Ebeam蒸發(fā)與磁控濺射沉積Al薄膜，下列對比正確的是：A.蒸發(fā)臺階覆蓋率優(yōu)于濺射B.濺射膜應力通常更大C.蒸發(fā)可沉積合金成分易控D.濺射存在等離子體損傷答案：B、D解析：濺射粒子能量高→應力大、等離子體損傷；蒸發(fā)臺階覆蓋差、合金成分因分餾難控。14.在7nm節(jié)點，使用SAQP（SelfAlignedQuadruplePatterning）時，需重復進行的工藝步驟包括：A.側(cè)墻沉積B.核心條去除C.光刻膠回刻D.硬掩模刻蝕答案：A、B、D解析：SAQP流程：Core→側(cè)墻1→去Core→側(cè)墻2→去側(cè)墻1→硬掩模轉(zhuǎn)移；無PR回刻。15.對SOI晶圓進行SmartCut?工藝時，影響剝離面粗糙度的關鍵參數(shù)有：A.H?注入劑量B.退火溫度梯度C.氧化層厚度D.注入傾角答案：A、B、D解析：劑量決定微裂紋密度；梯度退火控制裂紋合并；傾角影響溝道效應；氧化層厚度與粗糙度無直接關聯(lián)。三、判斷題（每題1分，共10分；正確打“√”，錯誤打“×”）16.在28nm節(jié)點，采用SiGe選擇性外延生長（SEG）時，HCl刻蝕氣體流量越大，則外延層Ge含量越高。答案：×解析：HCl優(yōu)先刻蝕Gerich區(qū)域，流量過大反而降低Ge并入率。17.對高深寬比TSV進行PVDCu種子層時，采用離子化金屬等離子體（IMP）可顯著提高底部覆蓋率。答案：√解析：IMP通過離化Cu?受偏壓引導，準直性提升，底部覆蓋率可由10%提至50%以上。18.在ALDAl?O?中，若將H?O替換為O?，則每循環(huán)生長率（GPC）一定增加。答案：×解析：O?氧化性強，但表面羥基密度下降，GPC可能降低至0.9?/cycle（H?O為1.2?/cycle）。19.使用低k材料（k=2.5）替代SiO?（k=4.0）作為互連介質(zhì)，可有效降低RC延遲，但會導致熱導率下降，影響電遷移壽命。答案：√解析：低k多孔結(jié)構(gòu)降低熱導率，焦耳熱積聚，Cu原子擴散增強，EM壽命縮短約30%。20.在FinFET中，若鰭片（Fin）寬度Wfin減小，則閾值電壓Vth會升高，原因是量子限制效應增強。答案：√解析：Wfin↓→次帶分裂↑→導帶底能量↑→需更高柵壓反型，Vth升高。21.對3DNAND進行鎢字線回刻（Wetchback）時，使用XeF?氣體可實現(xiàn)各向同性腐蝕，且對SiO?選擇比>100:1。答案：√解析：XeF?室溫下與W反應生成WF?揮發(fā)，對SiO?幾乎不刻蝕，選擇比極高。22.在EUV光刻中，使用化學放大膠（CAR）時，曝光后延遲（PED）時間越長，則線寬越窄，因酸擴散被空氣堿污染中和。答案：×解析：堿污染中和光酸，導致脫保護不足，線寬變寬而非變窄。23.采用PEALD沉積SiO?時，若射頻功率從100W提至300W，則薄膜應張力（tensilestress）會轉(zhuǎn)為壓應力（compressivestress）。答案：√解析：高能離子轟擊導致原子peening效應，SiOSi鍵角縮小，應力由正轉(zhuǎn)負。24.在GaAsHBT工藝中，使用InGaP發(fā)射極較AlGaAs發(fā)射極可提高可靠性，因InGaP與GaAs界面復合速率更低。答案：√解析：InGaP無AlO復合中心，界面態(tài)密度<1×101?cm?2eV?1，可靠性提升一個數(shù)量級。25.對DRAM圓柱形電容進行高深寬比刻蝕時，若使用Bosch工藝，其側(cè)壁粗糙度隨刻蝕/鈍化循環(huán)周期縮短而降低。答案：√解析：短周期使側(cè)壁扇貝尺寸減小，粗糙度可<20nm。四、填空題（每空2分，共20分）26.在14nmFinFET中，為抑制亞溝道泄漏，通常將鰭片高度Hfin設為________nm，鰭片寬度Wfin設為________nm，使亞閾擺幅<70mV/dec。答案：42；8解析：Hfin≈3×Wfin可保證柵控效率，同時兼顧驅(qū)動電流與工藝可行性。27.使用KrF248nm光刻膠進行193nm浸沒式光刻時，需添加________表面活性劑，以防止________缺陷。答案：氟化；水印（watermark）解析：氟化表面活性劑降低水接觸角，避免浸液殘留導致圓形缺陷。28.在Cu電化學沉積（ECD）中，若加速劑（accelerator）濃度過高，會出現(xiàn)________現(xiàn)象，導致________短路。答案：過度填充（overplating）；相鄰互連解析：加速劑在開口處富集，形成“蘑菇”形過度生長，拋光后金屬殘留短路。29.對SiCMOSFET進行柵氧氮化退火時，常用________氣體，在________℃下處理，可將界面態(tài)密度降低一個數(shù)量級。答案：NO；1350解析：NO在高溫下與界面C簇反應，生成CO揮發(fā)，減少界面陷阱。30.在3DNAND中，字線鎢沉積后需進行________退火，以消除________空洞，提高字線電阻均勻性。答案：快速熱退火（RTA）；接縫（seam）解析：RTA使鎢晶粒長大，接縫擴散閉合，電阻下降15%。31.當使用Siconi工藝清洗NiPt硅化物時，反應溫度需低于________℃，以防止________揮發(fā)損失。答案：50；PtF?解析：PtF?在>50℃蒸氣壓急劇上升，導致Pt組分損失，硅化物電阻升高。32.在GaNonSi外延中，為抑制晶圓翹曲，通常插入________超晶格，其厚度為________μm量級。答案：AlN/AlGaN；0.1解析：超晶格通過應變平衡降低彎曲力矩，翹曲度<50μm。33.對EUV光刻膠進行顯影時，若使用TMAH0.26N溶液，顯影時間延長50%，則線寬將________nm，因________增強。答案：增加3–4；酸擴散解析：過顯導致光酸橫向擴散，線寬變寬，斜率下降。34.在FinFET中，若使用Si?N?接觸刻蝕停止層（CESL）提供拉應力，其膜厚需________nm，以在溝道產(chǎn)生________GPa應力。答案：50；1.2解析：有限元模擬表明50nmCESL可在8nm寬Fin中產(chǎn)生~1.2GPa拉應力，提升電子遷移率18%。35.對DRAM位線鎢進行低氟WF?工藝時，要求WF?中HF含量<________ppb，以防止________腐蝕。答案：10；TiN阻擋層解析：HF與TiN反應生成TiF?，體積膨脹導致阻擋層破裂，鎢擴散至Si。五、簡答題（每題8分，共40分）36.描述在7nm節(jié)點使用SAQP形成20nm間距柵極的完整流程，并指出關鍵尺寸控制點。答案：(1)193nm浸沒式光刻形成80nmPR條；(2)沉積SiO?硬掩模，回刻形成80nmCore；(3)共形沉積20nmSi?N?側(cè)墻1；(4)去除Core，留下側(cè)墻1（間距40nm）；(5)以側(cè)墻1為新Core，沉積15nmSiO?側(cè)墻2；(6)去除側(cè)墻1，留下側(cè)墻2（間距20nm）；(7)硬掩模轉(zhuǎn)移并修剪末端，形成20nm間距柵極。關鍵控制點：側(cè)墻厚度均勻性（±1nm）、側(cè)墻2回刻選擇比、末端修剪CD偏差<2nm。37.解釋為何在GaNHEMT中，使用ICPCVDSiN?鈍化較PECVD可提升閾值電壓穩(wěn)定性，并給出工藝差異。答案：ICPCVD使用遠程等離子體，離子能量<20eV，H?濃度比PECVD低兩個數(shù)量級；H?擴散至AlGaN表面形成MgH復合體，導致Vth負漂。ICPCVDSiN?含H<2at%，Vth漂移<0.1V（PECVD為0.5V）。此外，ICPCVD可獨立控制離子通量與中性通量，實現(xiàn)低損傷沉積。38.對比Cu雙大馬士革中Ta/TaN與Mn/MnN阻擋層的電學性能與可靠性差異。答案：(1)電阻：MnN電阻率~200μΩ·cm，高于TaN（180μΩ·cm），但厚度可減至1.5nm（TaN需3nm），等效電阻降低5%；(2)粘附：Mn與低k形成MnSixOy，粘附能提高30%，無剝離；(3)電遷移：Mn界面擴散激活能2.1eV，高于Ta的1.8eV，EM壽命提升2×；(4)工藝：Mn需自形成阻擋（selfforming），需250℃退火，熱預算增加；(5)缺陷：Mn過量易在晶界析出，導致局部短路，需控制厚度<2nm。39.給出在3DNAND中，字線鎢替換工藝（GateReplacement）中防止鎢氧化與體積膨脹的完整工藝窗口。答案：(1)預清洗：稀HF0.5%30s，去除WOx；(2)真空轉(zhuǎn)移：<1×10??Torr，時間<30min；(3)W沉積：WF?流量10sccm，H?1000sccm，溫度385℃，壓力40Torr，分兩步：成核0.5nm（低WF?1sccm）+主體；(4)退火：N?400℃30min，使晶粒長大，密度提升至19.3g/cm3；(5)氧化抑制：在W表面沉積2nmALDAl?O?作為臨時覆蓋層，CMP后去除?？刂疲貉鹾?lt;10ppm，鎢體積膨脹<0.1%，電阻偏差<5%。40.闡述在FinFET中，使用SiGe源漏選擇性外延（SEG）時，如何通過“負載效應”優(yōu)化片內(nèi)均勻性，并給出數(shù)據(jù)。答案：負載效應指局部圖案密度影響反應物消耗速率。優(yōu)化：(1)預烘烤：H?800℃60s，去除原生氧化層，降低成核勢壘；(2)氣體分區(qū)：將芯片劃分為高密度（>50%）與低密度區(qū)，分別調(diào)整HCl流量，高密度區(qū)+15%HCl，抑制過度生長；(3)溫度梯度：邊緣中心溫差5℃，邊緣溫度低，補償反應物耗盡；(4)結(jié)果：片內(nèi)SiGe厚度均勻性由σ=5nm降至1.2nm，Ge含量偏差由3at%降至0.8at%，驅(qū)動電流提升12%。六、計算題（共35分）41.（10分）已知某Cu互連線在90℃下工作電流密度J=2×10?A/cm2，線寬w=30nm，厚度t=60nm，長度L=100μm，Cu電阻率ρ=2.2μΩ·cm，Cu激活能Q=0.8eV，預因子A=5×10??cm2/s。計算其電遷移中位壽命（MTF）并評估是否滿足10年要求。答案：Black方程：MTF=A·w·t·exp(Q/kT)/J2kT=8.617×10??eV/K×363K=0.0313eVMTF=5×10??cm2/s×(30×10??cm)×(60×10??cm)×exp(0.8/0.0313)/(2×10?A/cm2)2=5×10??×1.8×10?1?×exp(25.56)