集成電路未來(lái)發(fā)展與關(guān)鍵問(wèn)題2024

目錄

1.弓?言..........................................................................1

2.集成電路器件與集成前沿技術(shù)..................................................3

2.1.集成電路器件與集成的關(guān)鍵挑戰(zhàn)............................................3

2.2.集成電路器件與集成的前沿展望...........................................6

3.模擬與射頻電路前沿技術(shù)......................................................7

3.1.模擬與射頻電路的關(guān)建挑戰(zhàn)................................................7

3.2.模擬與射頻電路的前沿展望................................................9

4.集成電路設(shè)計(jì)方法前沿技術(shù)...................................................11

4.1.電路設(shè)計(jì)方法的歷史發(fā)展與關(guān)鍵挑戰(zhàn)......................................11

4.2.電路設(shè)計(jì)方法的前沿展望.................................................12

4.2.1.基于人工智能的無(wú)人工干預(yù)芯片自動(dòng)生成.............................12

4.2.2.“系統(tǒng)-架構(gòu)-電路-器件-工藝”跨層次協(xié)同優(yōu)化....................13

4.2.3.人工智能輔助的電路設(shè)計(jì)方法........................................13

5.計(jì)算架構(gòu)前沿技術(shù).............................................................14

5.1.計(jì)算架構(gòu)前沿發(fā)展的關(guān)鍵挑戰(zhàn)..............................................14

5.1.1.應(yīng)用特征轉(zhuǎn)變........................................................14

5.1.2.器件特征轉(zhuǎn)變.......................................................15

5.2.計(jì)算架構(gòu)的前沿展望.....................................................16

5.2.1.概述................................................................16

5.2.2.踏層次一體化設(shè)計(jì)....................................................16

5.2.3.專用和通用的兼容....................................................17

6.集成電路發(fā)展意見(jiàn)和建議.......................................................17

6.1.建設(shè)意見(jiàn)1：未來(lái)五年我國(guó)集成電路研究的重點(diǎn)方向布局...................17

6.2.建設(shè)意見(jiàn)2：制訂我國(guó)集成電路科技創(chuàng)新的未來(lái)發(fā)展路線圖，加強(qiáng)頂層設(shè)計(jì)，完

善系統(tǒng)布局....................................................................18

6.3.建設(shè)意見(jiàn)3：產(chǎn)學(xué)研創(chuàng)新鏈協(xié)同探索及產(chǎn)教融合集成電路中試平臺(tái)...........18

1.引言

集成電路技術(shù)的重要性源于其對(duì)于現(xiàn)代社會(huì)經(jīng)濟(jì)發(fā)展的基礎(chǔ)性作用和國(guó)家

安全的重要保障。它不僅在能源安全與碳中和方面發(fā)揮著關(guān)鍵作用，同時(shí)也是

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智能機(jī)器人和數(shù)字中國(guó)建設(shè)的重要基礎(chǔ)。集成電路技術(shù)的快速發(fā)展，對(duì)于提升

國(guó)家戰(zhàn)略競(jìng)爭(zhēng)力和國(guó)際地，立具有重要意義。在能源安全與碳中和背景下，集成

電路可以助力清潔能源產(chǎn)生電力，支持電網(wǎng)智能化控制和能源優(yōu)化管理，為新

能源的接入和高效利用提英技術(shù)保障。在應(yīng)對(duì)人口老齡化方面，集成電路在智

能機(jī)器人領(lǐng)域具有廣泛的應(yīng)用前景。集成電路可以實(shí)現(xiàn)機(jī)器人的感知和運(yùn)動(dòng)等

功能，提升機(jī)器人的智能水平，提高機(jī)器人的精度和效率，進(jìn)而提高生產(chǎn)和服

務(wù)效率。在建設(shè)數(shù)字中國(guó)方面，集成電路是數(shù)字基礎(chǔ)設(shè)施的重要技術(shù)基礎(chǔ)。數(shù)

字中國(guó)建設(shè)是國(guó)家信息化和數(shù)字化發(fā)展的重要戰(zhàn)略。數(shù)字基礎(chǔ)設(shè)施是數(shù)字中國(guó)

建設(shè)的“新基建”，包括云計(jì)算、大數(shù)據(jù)、物聯(lián)網(wǎng)、人工智能等領(lǐng)域。集成電路

可以實(shí)現(xiàn)數(shù)據(jù)的高速處理和傳輸、信息安全和隱私保護(hù)等功能，為數(shù)字基礎(chǔ)設(shè)

施的建設(shè)提供強(qiáng)有力的技術(shù)支持。

除此之外，集成電路技術(shù)還是國(guó)家戰(zhàn)略競(jìng)爭(zhēng)力的重要標(biāo)志和大國(guó)科技博弈

的重要領(lǐng)域。在現(xiàn)代科技競(jìng)爭(zhēng)中，集成電路技術(shù)已經(jīng)成為衡量一個(gè)國(guó)家科技水

平的重要指標(biāo)之一。同時(shí)，由于集成電路技術(shù)在軍事、安全等領(lǐng)域的應(yīng)用，它

也成為大國(guó)科技博弈的關(guān)犍領(lǐng)域。在過(guò)去數(shù)十年間，集成電路的發(fā)展一直遵循

摩爾定律快速演進(jìn)，以美國(guó)為首的西方國(guó)家主導(dǎo)了國(guó)際主流芯片體系，導(dǎo)致他

們可以通過(guò)一系列“卡脖子”的集成電路技術(shù)，對(duì)我國(guó)進(jìn)行打壓。然而，隨著集

成電路的工藝發(fā)展到3nm,電路工藝節(jié)點(diǎn)已經(jīng)接近器件的物理極限，摩爾定律

終將失效。在“后摩爾時(shí)代”，結(jié)合經(jīng)濟(jì)發(fā)展與國(guó)家安全需求，體系化地發(fā)展具

備創(chuàng)新特色、開(kāi)放可控、技術(shù)領(lǐng)先的集成電路技術(shù)，對(duì)我國(guó)既是挑戰(zhàn)也是寶貴

機(jī)遇。

集成電路科技的創(chuàng)新鏈條極長(zhǎng)，具有高速動(dòng)態(tài)、體系化發(fā)展的特點(diǎn)。作為

一個(gè)高度交叉的學(xué)科，集成電路科技的創(chuàng)新需要從器件工藝、設(shè)計(jì)方法與工具、

芯片架構(gòu)直到頂層應(yīng)用和產(chǎn)業(yè)轉(zhuǎn)化等多個(gè)層次協(xié)同發(fā)展。

在器件工藝部分，我國(guó)雖然可以通過(guò)深紫外光刻技術(shù)達(dá)到28nm工藝，甚

至通過(guò)多重曝光技術(shù)實(shí)現(xiàn)7nm工藝，但與國(guó)際前沿技術(shù)相比尚存在較大差距。

在設(shè)計(jì)方法與工具部分，隨著工藝微縮和新型體系結(jié)構(gòu)的涌現(xiàn)，傳統(tǒng)電子

設(shè)計(jì)自動(dòng)化(electronicdesignautomation,EDA)技術(shù)面臨設(shè)計(jì)驗(yàn)證周期長(zhǎng)、優(yōu)

化效率低、國(guó)產(chǎn)化率低等挑戰(zhàn)。

在芯片架構(gòu)部分，面向人工智能等新興領(lǐng)域，采用存算一體、模擬計(jì)算、

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數(shù)字化模擬射頻電路、芯粒集成等新途徑有望突破芯片光刻面積的極限和工藝

制約，為算力突破開(kāi)創(chuàng)新途徑。

當(dāng)前，國(guó)際創(chuàng)新格局正在進(jìn)行深刻重構(gòu)，暴露了過(guò)去我國(guó)集成電路領(lǐng)域科

技主要基于以美國(guó)為首的西方國(guó)家主導(dǎo)的國(guó)際主流體系、自身未能實(shí)現(xiàn)體系化

創(chuàng)新演進(jìn)的問(wèn)題。迫切需要結(jié)合國(guó)情現(xiàn)狀需求和國(guó)際科技創(chuàng)新趨勢(shì)，加快推動(dòng)

基礎(chǔ)研究和應(yīng)用基礎(chǔ)研究的突破，實(shí)現(xiàn)國(guó)產(chǎn)芯片科技的高速創(chuàng)新演進(jìn)，構(gòu)建具

有國(guó)際競(jìng)爭(zhēng)力的體系化創(chuàng)新優(yōu)勢(shì)。為了解決上述問(wèn)題，需要在國(guó)家層面講行頂

層設(shè)計(jì)，加大對(duì)未來(lái)集成電路技術(shù)基礎(chǔ)理論和關(guān)鍵應(yīng)用等方面的支持。加強(qiáng)學(xué)

術(shù)界、產(chǎn)業(yè)界深度合作，建立具有“工藝-器件-電路-架構(gòu)-工具-系統(tǒng)”完

整產(chǎn)業(yè)鏈條的基礎(chǔ)科學(xué)中心和協(xié)同創(chuàng)新平臺(tái)，聯(lián)合攻關(guān)共性關(guān)鍵技術(shù)。

在此背景下，2023年9月25?26日，國(guó)家自然科學(xué)基金委員會(huì)信息科學(xué)

部主辦了主題為“集成電路未來(lái)發(fā)展及關(guān)鍵問(wèn)題”的第347期雙清論壇(青年)，

來(lái)自全國(guó)高校、科研院所的30余位青年專家學(xué)者應(yīng)邀參加了此次論壇。討論了

集成電路發(fā)展的國(guó)內(nèi)外現(xiàn)狀，分析和初步凝煉了集成電路發(fā)展領(lǐng)域的重大科學(xué)

問(wèn)題，并建議了重點(diǎn)支持方向。

2.集成電路器件與集成前沿技術(shù)

2.1.集成電路器件與集成的關(guān)鍵挑戰(zhàn)

隨著信息時(shí)代的高速發(fā)展，尤其是5G以及人工智能(artificialintelligence,

AI)開(kāi)始逐步大規(guī)模應(yīng)用，集成電路作為信息技術(shù)的基石，重要性越發(fā)凸顯。與

此同時(shí)，集成電路在被發(fā)明的60多年以來(lái)，沿著摩爾定律高速發(fā)展，從基礎(chǔ)器

件到應(yīng)用場(chǎng)景都發(fā)生了深刻改變。從集成電路器件與集成的角度來(lái)看，集成電

路的發(fā)展已經(jīng)進(jìn)入后摩爾時(shí)代，其發(fā)展趨勢(shì)呈現(xiàn)出以下特征：一是以鰭式場(chǎng)效

應(yīng)品體管(finfield-effecttransistor,FinFET)器件為標(biāo)志，集成電路的平面晶體

管經(jīng)典微縮時(shí)代已結(jié)束，進(jìn)入功耗限制時(shí)代，從等效微縮(equivalentscaling)走

向三維功耗微縮(3Dpowerscaling),以非平面立體新器件為代表的超微縮技術(shù)

正延續(xù)摩爾定律。二是功耗/應(yīng)用驅(qū)動(dòng)與器件尺寸/集成密度驅(qū)動(dòng)一起成為集成

電路器件與集成中的核心考慮因素，同時(shí)由于經(jīng)典馮

??諾依曼(vonNeumann)架構(gòu)存在計(jì)算與能效瓶頸，尤其難以滿足日益增多

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經(jīng)基于RRAM、相變隨機(jī)存儲(chǔ)器(phase-changerandom-accessmemory,PCRAM)

等器件研制了可以成功模擬尖峰時(shí)間相關(guān)的可塑性(spikingtimingdependent

plasticity,STDP)、長(zhǎng)時(shí)/短時(shí)可塑性和信號(hào)時(shí)空整合與發(fā)放等突觸和神經(jīng)元功

能的神經(jīng)形態(tài)器件，并通過(guò)小規(guī)模的集成與互連，初步驗(yàn)證了一些類(lèi)腦或者智

能信息的處理功能，但是如果要構(gòu)建大規(guī)模的類(lèi)腦神經(jīng)網(wǎng)絡(luò)或者類(lèi)腦芯片，則

需要產(chǎn)業(yè)提供強(qiáng)力的工程支撐和大規(guī)模集成的方案指導(dǎo)。

總的來(lái)說(shuō)，集成電路器件與集成面臨如下兩個(gè)關(guān)鍵挑戰(zhàn)：

(1)芯片集成度無(wú)法通過(guò)傳統(tǒng)器件結(jié)構(gòu)與尺寸微縮方式持續(xù)提升。采用傳統(tǒng)

器件結(jié)構(gòu)和尺寸微縮方式提升芯片集成度將面臨熱產(chǎn)生原子的隨機(jī)漲落、量子

效應(yīng)限制靜電控制能力、高密度圖形化衍射極限等難題。同時(shí)，我國(guó)目前先進(jìn)

匚藝發(fā)展受到限制,不僅缺少極紫外(extremeultra-violet,EUV)光刻設(shè)備,也

面臨?系列器件結(jié)構(gòu)機(jī)理與集成工藝瓶頸亟待探明與突破，如半導(dǎo)體低溫結(jié)晶

原理與技術(shù)、垂直三維堆疊的散熱問(wèn)題、圍柵器件的金半接觸電阻調(diào)控機(jī)理、與

硅基工藝兼容的超薄高遷移率溝道材料生長(zhǎng)原理等。

(2)芯片的算力受到功耗限制無(wú)法持續(xù)提升。亟需探索電輸運(yùn)的能量耗散本

質(zhì)，解決存算分離的數(shù)據(jù)搬運(yùn)能耗問(wèn)題、平面集成的互連延遲瓶頸、載流子信

息承載與運(yùn)算操作的能耗極限問(wèn)題、納米尺度下器件中信號(hào)的漲落與噪聲問(wèn)題

等。

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Equivalentscaling

CFET

CPU/GPUDeeploamingComputing-StochasticQuantumNcuromorphic

acceleratorin-mcniorycomputingcomputingcomputing

圖1集成電路的發(fā)展趨勢(shì)

2.2.集成電路器件與集成的前沿展望

集成電路器件與集成前沿技術(shù)的發(fā)展需要從“新器件-新材料-新工藝-

新架構(gòu)”等不同層次出發(fā)，研究相關(guān)領(lǐng)域的基礎(chǔ)科學(xué)和前沿技術(shù)問(wèn)題，尋找變革

性技術(shù)實(shí)現(xiàn)突破。先進(jìn)工藝是集成電路發(fā)展的關(guān)鍵，因此應(yīng)首先持續(xù)推進(jìn)EUV

等先進(jìn)圖形化技術(shù)及系列關(guān)鍵技術(shù)的探索和研發(fā)，另一方面，可積極探索無(wú)EUV

路徑依賴的新工藝/新器件技術(shù)。通過(guò)新結(jié)構(gòu)、新原理、新材料、新工藝、新架

構(gòu)的全面結(jié)合和協(xié)同創(chuàng)新，深入開(kāi)展微納電子核心器件與集成的基礎(chǔ)及應(yīng)用研

究，通過(guò)設(shè)計(jì)技術(shù)協(xié)同優(yōu)化(designtechnologyco-optimization,DTCO)以及系

統(tǒng)技術(shù)協(xié)同優(yōu)化(systemtechnologyco-optimization,STCO)方法，突破器件結(jié)

構(gòu)機(jī)理與集成工藝瓶頸。整合創(chuàng)新鏈，整體設(shè)計(jì)提高芯片性能的關(guān)鍵技術(shù)路徑,

突破集成電路新器件與集成前沿核心技術(shù)，推動(dòng)5?2nm及以下先進(jìn)技術(shù)節(jié)點(diǎn)的

研發(fā)和量產(chǎn)，助力我國(guó)在微納電子核心器件、集成技術(shù)，以及先進(jìn)電子材料領(lǐng)

域達(dá)到國(guó)際先進(jìn)水平，并為未來(lái)集成山路發(fā)展開(kāi)展前沿新技術(shù)探索，支撐我國(guó)

集成電路產(chǎn)業(yè)和技術(shù)的可持續(xù)發(fā)展。在不同的設(shè)計(jì)制造層次之中，先進(jìn)的封裝

技術(shù)正在逐步成為推動(dòng)系統(tǒng)性能持續(xù)提升的關(guān)鍵因素，也滿足了電子產(chǎn)品“輕、

薄、短、小”以及系統(tǒng)化集成的需求。鑒于中國(guó)在發(fā)展先進(jìn)制程方面面臨一定的

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外部限制，因此，優(yōu)先發(fā)展先進(jìn)的封裝技術(shù)，作為一和有效補(bǔ)充和部分替代的

策略，應(yīng)成為我們未來(lái)發(fā)展的重要邏輯之一。先進(jìn)封裝技術(shù)的發(fā)展正聚焦于兩

個(gè)核心方向：晶圓級(jí)封裝和系統(tǒng)級(jí)封裝。

(1)晶圓級(jí)封裝。此方向的技術(shù)發(fā)展專注于優(yōu)化晶圓制程。通過(guò)晶圓重構(gòu)工

藝和重布線技術(shù)，在更為緊湊的封裝面積內(nèi)實(shí)現(xiàn)更多引腳的容納。這不僅滿足

了封裝的“窄間距、高密度”要求，還通過(guò)形成金屬凸點(diǎn)與外部實(shí)現(xiàn)了有效互聯(lián)。

(2)系統(tǒng)級(jí)封裝。此方向著重于模組領(lǐng)域的拓展。系統(tǒng)級(jí)封裝技術(shù)努力實(shí)現(xiàn)

多功能芯片的集成，如處理器、存儲(chǔ)器及其他元器件，進(jìn)而在一顆芯片中集成

這些先前分散在印刷電路板(printedcircuitboard,PCB)板上的組件。這種整合

有助于壓縮模塊體積和縮短電氣連接距離，從而提高芯片系統(tǒng)的整體功能性和

設(shè)計(jì)靈活性。

近年來(lái)，Chiplet技術(shù)作為先進(jìn)封裝技術(shù)的一種創(chuàng)新突破，也受到了廣泛的

關(guān)注。這種技術(shù)通過(guò)利用先進(jìn)封裝手段，將多個(gè)具有不同功能的異構(gòu)芯片裸片

整合集成于一個(gè)特定功能的系統(tǒng)芯片中，預(yù)示著異質(zhì)整合有望成為未來(lái)芯片設(shè)

計(jì)的主流方向。Chiplet異質(zhì)集成涉及的典型先進(jìn)封裝技術(shù)包括TSV、超高密扇

出、嵌入式多芯片互連橋接(embeddedmultideinterconnectbridge,EMIB),

以及混合鍵合等。

在封裝方面，我國(guó)需發(fā)展先進(jìn)封裝工藝，根據(jù)明確的產(chǎn)業(yè)應(yīng)用需求，研發(fā)

適合的封裝工藝，特別是聚焦于攻克核心封裝工藝的難題。對(duì)于需要在前端平

臺(tái)進(jìn)行加工的工藝部分，應(yīng)明確前后工藝的分工，井實(shí)施前后工藝的協(xié)同設(shè)計(jì)

和優(yōu)化迭代。此外，還應(yīng)發(fā)展核心封裝材料和設(shè)備，建立完整的“材料-封裝

-應(yīng)用”產(chǎn)業(yè)鏈。根據(jù)產(chǎn)業(yè)應(yīng)用的需求，參考國(guó)外進(jìn)口材料的標(biāo)準(zhǔn)，山材料廠商

開(kāi)發(fā)相應(yīng)的封裝材料?，并進(jìn)行性能的測(cè)試評(píng)估和比較。接著，在國(guó)內(nèi)先進(jìn)封裝

平臺(tái)上，進(jìn)行多輪材料的迭代使用，最終實(shí)現(xiàn)對(duì)進(jìn)口材料的國(guó)產(chǎn)化替代。封裝

廠商應(yīng)明確需求，與裝備廠商合作，共同研發(fā)關(guān)鍵封裝裝備。在國(guó)內(nèi)先進(jìn)封裝

平臺(tái)上，加速國(guó)產(chǎn)裝備的測(cè)試和優(yōu)化迭代過(guò)程。

3.模擬與射頻電路前沿技術(shù)

3.1.模擬與射頻電路的關(guān)鍵挑戰(zhàn)

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高效能模擬與射頻電路是連接現(xiàn)實(shí)世界與數(shù)字世界的橋梁，對(duì)電子信息系

統(tǒng)的性能和功耗都具有決定性的影響。模擬與射頻集成電路主要包括模數(shù)/數(shù)模

轉(zhuǎn)換、射頻和電源管理等核心器件，廣泛應(yīng)用于通信、宙達(dá)、計(jì)算機(jī)等領(lǐng)域。

近年來(lái)，國(guó)內(nèi)工藝和設(shè)計(jì)技術(shù)不斷進(jìn)步，在高效能模擬與射頻集成電路領(lǐng)域取

得了長(zhǎng)足的進(jìn)展，但在部分核心器件上仍然面臨卡脖子技術(shù)風(fēng)險(xiǎn)。得益于先進(jìn)

工藝的不斷演進(jìn)，模擬與射頻電路發(fā)展趨勢(shì)呈現(xiàn)了以「特征：一是帶寬功耗要

求不斷提升，無(wú)線通信和感知系統(tǒng)的頻率和帶窗持續(xù)增加，對(duì)電路帶窗和效率

都提出了新的挑戰(zhàn)；二是數(shù)字化特征不斷加強(qiáng)，利用數(shù)字信號(hào)處理技術(shù)和電路,

可以顯著提升和改善模擬射頻電路性能，并且大幅提高電路的靈活度，實(shí)現(xiàn)電

路功能的可重構(gòu)配置。模擬與射頻集成電路發(fā)展趨勢(shì)如圖2所示。

寬帶高速高精度模數(shù)轉(zhuǎn)換器是模擬電路設(shè)計(jì)與制造的戰(zhàn)略制高點(diǎn)，也是瓦

森納協(xié)議（Wassenaararrangement］嚴(yán)格控制對(duì)我國(guó)出口的核心關(guān)鍵器件。由于

寬帶高速無(wú)線通信和一體化宙達(dá)與電子戰(zhàn)系統(tǒng)的發(fā)展，寬帶射頻直采及轉(zhuǎn)化處

理、高速模擬信號(hào)采樣轉(zhuǎn)換成為重要的技術(shù)發(fā)展方向。此外，高精度和高靈敏

度的生物與導(dǎo)航傳感應(yīng)用需求，以及納伏級(jí)微弱信號(hào)采樣與數(shù)據(jù)轉(zhuǎn)換處理需求

也十分迫切。隨著集成電路工藝節(jié)點(diǎn)不斷微縮，使用納米級(jí)集成電路工藝制備

高速模擬集成電路面臨一系列新挑戰(zhàn)。一方面，先進(jìn)制程下電源電壓下降，信

噪比下降，受高速時(shí)鐘抖動(dòng)等噪聲的影響愈加嚴(yán)重，直接影響模數(shù)轉(zhuǎn)換器的性

能與精度。另一方面，納米工藝下高性能放大器對(duì)高質(zhì)量信號(hào)處理至關(guān)重要，

而先進(jìn)制程下，運(yùn)放有效輸出撰幅有限，放大信號(hào)的線性度被嚴(yán)重限制，放大

器精確度下降，同時(shí)，最大模擬信號(hào)帶寬和工藝約束下的本征頻率上限差距逐

漸增大。

隨著集成電路匚藝截止工作頻率不斷提升，射頻亳米波的主流工藝變成硅

基工藝，尤其是在亳米波相控陣芯片領(lǐng)域提供了高集成度和低成本的解決方案,

并在低軌衛(wèi)星通信和毫米波車(chē)載雷達(dá)等領(lǐng)域?qū)崿F(xiàn)了規(guī)模化應(yīng)用。近年來(lái)我國(guó)在

射頻集成電路設(shè)計(jì)領(lǐng)域快電發(fā)展，研究成果處于領(lǐng)先水平。針對(duì)下一代硅基亳

米波太赫茲相控陣技術(shù)應(yīng)用，射頻集成電路面臨超寬帶、超大規(guī)模陣列和多波

束等一系列技術(shù)難題，尤其是在基于自主工藝的模型、關(guān)鍵電路和系統(tǒng)應(yīng)用等

方面仍然存在挑戰(zhàn)。在超寬帶技術(shù)方面，如何平衡射頻性能、寬帶能力和成本

始終是未來(lái)核心挑戰(zhàn)。在超大規(guī)模陣列方面，如何保證通道一致性是一個(gè)重點(diǎn)

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研發(fā)方向和挑戰(zhàn)。在多波束方面，基站或通信系統(tǒng)的多波束架構(gòu)面臨功耗及成

本開(kāi)銷(xiāo)大的難題，同時(shí)模擬全連接多波束架構(gòu)連線復(fù)雜度高，未來(lái)如何實(shí)現(xiàn)低

開(kāi)銷(xiāo)高效率的多波束架構(gòu)是重要的發(fā)展方向。

高密度電源管理是高算力芯片的核心支撐，人工智能時(shí)代，系統(tǒng)層面對(duì)于

電源管理芯片提出了更高要求，并對(duì)功率、電流、轉(zhuǎn)換比、效率都提出了全方

位的要求，現(xiàn)有處理器中諭入輸出接口中超過(guò)一半甚至70%的針腳用于供電，

M源管理芯片在整個(gè)系統(tǒng)中的重要性日益突出。目前電源管理芯片正面臨著從

二維、平面到三維、立體功率轉(zhuǎn)換器的技術(shù)變革。英特爾等國(guó)外領(lǐng)先企業(yè)已布

局大量埋置等集成化電感專利，相關(guān)核心技術(shù)專利墻正在形成。而我國(guó)在電源

管理芯片方面，整體仍處于追趕態(tài)勢(shì)。工業(yè)界缺少頂層電源架構(gòu)的工程師，高

校層面主要關(guān)注創(chuàng)新架構(gòu)，距離實(shí)際落地應(yīng)用仍有一定差距。

圖2模擬與射頻集成電路發(fā)展趨勢(shì)

3.2.模擬與射頻電路的前沿展望

為了應(yīng)對(duì)以上應(yīng)用需求和技術(shù)挑戰(zhàn)，面向高性能模數(shù)轉(zhuǎn)換器，亟需發(fā)展混

合架構(gòu)高精度低延時(shí)新策略和高度可重構(gòu)模數(shù)轉(zhuǎn)換器，利用新架構(gòu)、新電路、

新器件挖掘自主可控工藝極限特性，實(shí)現(xiàn)性能指標(biāo)的跨代工藝超越。在新架構(gòu)

方面，因?yàn)榫w管的截止頻率隨著工藝制程的發(fā)展不斷提升，如28nm晶體管

的截止頻率已超過(guò)300GHz,所以基于高度數(shù)字化模數(shù)轉(zhuǎn)換器架構(gòu)可以允分挖

掘工藝極限性能，并對(duì)數(shù)字預(yù)處理、模擬信號(hào)鏈和射頻信號(hào)鏈等電路進(jìn)行高度

一體化集成，摒棄原有模數(shù)轉(zhuǎn)換器產(chǎn)品形態(tài)，可為核心模擬器件自主可控提供

支撐。在新電路方面，可編程模擬電路有望使用一個(gè)芯片覆蓋眾多應(yīng)用，通過(guò)

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軟件定義架構(gòu)，對(duì)電路功能、電路精度、電路速度進(jìn)行可重構(gòu)設(shè)計(jì)，在系統(tǒng)、

架構(gòu)及軟件上加大對(duì)模擬電路的支持，實(shí)現(xiàn)跨架構(gòu)系統(tǒng)可重構(gòu)及面向多場(chǎng)景、

多模態(tài)的高精度應(yīng)用，從而降低研發(fā)成本，提高研發(fā)速度。在新器件方面，化

合物工藝器件的截止頻率近高于傳統(tǒng)硅基工藝器件，因此充分結(jié)合化合物半導(dǎo)

體和硅基集成電路工藝是重要的發(fā)展趨勢(shì)。例如，探索化合物和硅基半導(dǎo)體的

微系統(tǒng)集成模數(shù)轉(zhuǎn)換器，其中超寬帶采樣保持結(jié)構(gòu)化合物的工藝實(shí)現(xiàn)，信號(hào)量

化及轉(zhuǎn)換采用硅基集成中路工藝完成運(yùn)算交織，從而通過(guò)微系統(tǒng)異質(zhì)異構(gòu)集成

實(shí)現(xiàn)超高速模數(shù)轉(zhuǎn)換器，滿足高端儀器、T級(jí)光傳輸?shù)劝l(fā)展需求。

面向射頻毫米波電路.需按照芯片器件的模型、關(guān)鍵電路，以及系統(tǒng)3個(gè)

層級(jí)進(jìn)行布局。在射頻毫米波電路中，電路性能對(duì)模型精度極其敏感，而目前

針對(duì)亳米波和太赫茲器件建模還存在精度不足等限制，尤其針對(duì)現(xiàn)在自主工藝

構(gòu)建獨(dú)立自主的模型庫(kù)，極大限制了自主可控射頻毫米波集成電路發(fā)展。同時(shí),

在射頻亳米波關(guān)鍵電路方面還將面臨大帶寬、高效率和多波束等挑戰(zhàn)，亟需在

電路架構(gòu)和設(shè)計(jì)上進(jìn)行創(chuàng)新和突破，以滿足新一代無(wú)線系統(tǒng)應(yīng)用需求。在系統(tǒng)

層面，需要在未來(lái)6G通信、太赫茲通感一體、量子調(diào)控等方面開(kāi)展積極布局。

面向高效率高集成度的電源管理電路，從平面二維供電轉(zhuǎn)換成立體三維集

成供電，這是電源管理芯片的主要發(fā)展趨勢(shì)。首先，在高密度方面，三維化方

案需集成部分無(wú)源器件，開(kāi)關(guān)頻率越高，越可以減小無(wú)源器件的尺寸，提升集

成密度。但高頻意味著效率的降低。需要設(shè)計(jì)電源轉(zhuǎn)換器的創(chuàng)新架構(gòu)，以在高

頻約束下實(shí)現(xiàn)更高的效率。其次，在速度響應(yīng)方面，針對(duì)如何實(shí)現(xiàn)超寬帶的環(huán)

路響應(yīng)的問(wèn)題，需要開(kāi)展則新控制方法研究，采用多路互相協(xié)調(diào)、互相幫助的

方案突破DC-DC環(huán)路快速響應(yīng)的理論極限。在基礎(chǔ)元器件方面，需要突破國(guó)外

公司相關(guān)的電容電感技術(shù)專利，解決三維集成方案中的散熱問(wèn)題，探索開(kāi)關(guān)電

感電容混合型DC-DC架構(gòu)，突破性能指標(biāo)解耦設(shè)計(jì)難題。最后，在系統(tǒng)集成方

面，高集成度的電源管理芯片，不僅需要芯片設(shè)計(jì)創(chuàng)新、工藝上元器件的支持,

還需要解決三維封裝里面的散熱問(wèn)題，因此要更強(qiáng)地在不同領(lǐng)域之間形成合力

的工作。建議開(kāi)展基于Chiplet架構(gòu)的電源芯片架構(gòu)和設(shè)計(jì)研究，開(kāi)展性能指標(biāo)

解偶設(shè)計(jì)、基于Chiplet架構(gòu)的創(chuàng)新功率轉(zhuǎn)換器架構(gòu)設(shè)計(jì)、數(shù)字化全集成穩(wěn)壓電

源設(shè)計(jì)、分布式、多路輸出的設(shè)計(jì)，實(shí)現(xiàn)創(chuàng)新功率轉(zhuǎn)換器架構(gòu)和數(shù)字化的全集

成穩(wěn)壓電源。

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4.集成電路設(shè)計(jì)方法前沿技術(shù)

4.1.電路設(shè)計(jì)方法的歷史發(fā)展與關(guān)鍵挑戰(zhàn)

EDA指使用計(jì)算機(jī)輔助設(shè)計(jì)軟件輔助完成集成電路芯片的設(shè)計(jì)與流片。當(dāng)

今集成電路設(shè)計(jì)與EDA工具緊密相關(guān)，從芯片功能設(shè)計(jì)、仿真驗(yàn)證與邏輯綜合、

布局布線到版圖生成與驗(yàn)證，EDA工具在集成電路設(shè)計(jì)的每個(gè)環(huán)節(jié)都起到了不

可替代的作用，其發(fā)展路線圖如圖3所示。

在集成電路誕生初期，單個(gè)集成電路僅有數(shù)個(gè)元器件，集成電路設(shè)計(jì)人員

可以使用手工布局連線的方式完成芯片設(shè)計(jì)。隨著集成電路的快速發(fā)展，單個(gè)

集成電路芯片上的元器件數(shù)量極速增長(zhǎng)，依靠人力資源手工完成芯片設(shè)計(jì)耗時(shí)

長(zhǎng)、成本大。20世紀(jì)70年代，集成電路物理級(jí)的布局布線需求推動(dòng)了第一代

EDA工具的誕生。20世紀(jì)80年代中期，第二代EDA工具在物理級(jí)設(shè)計(jì)的基礎(chǔ)

上向邏輯門(mén)級(jí)進(jìn)行遷移，出現(xiàn)了一系列邏輯門(mén)級(jí)電路模擬工具、標(biāo)準(zhǔn)單元的版

圖設(shè)計(jì)與驗(yàn)證工具。第三代EDA工具發(fā)展于20世紀(jì)90年代，VHDL,Verilog

等多種硬件描述語(yǔ)言(hardwaredescriptionlanguage,HDL)相繼誕生,EDAE

具逐步實(shí)現(xiàn)從系統(tǒng)級(jí)到寄存器傳輸級(jí)(registertransfei'level,RTL)、門(mén)級(jí)、電路

級(jí)，最終至物理級(jí)的設(shè)計(jì)自動(dòng)化，芯片設(shè)計(jì)流程變得更加自動(dòng)化與標(biāo)準(zhǔn)化。

隨著先進(jìn)工藝的發(fā)展，集成電路特征尺、」?不斷降低，電路規(guī)模與集成度爆

炸式增長(zhǎng)，今天一顆處理器芯片的晶體管數(shù)量可達(dá)數(shù)千億個(gè)。此外，先進(jìn)集成

封裝技術(shù)與先進(jìn)計(jì)算方式帶來(lái)了一系列EDA新問(wèn)題，芯片規(guī)模與EDA問(wèn)題的求

解時(shí)間急劇增長(zhǎng)，集成電路設(shè)計(jì)周期通?？蛇_(dá)數(shù)個(gè)月的時(shí)間，嚴(yán)重影響芯片設(shè)

計(jì)的迭代效率。在集成電路設(shè)計(jì)方面，體系架構(gòu)、電路與器件的高度融合、密

切結(jié)合是未來(lái)推動(dòng)集成電路發(fā)展的重要方式。現(xiàn)有EDA工具往往側(cè)重于特定層

級(jí)與設(shè)計(jì)問(wèn)題的優(yōu)化求解.如邏輯綜合工具主要求解數(shù)字電路RTL級(jí)到門(mén)級(jí)的

映射優(yōu)化問(wèn)題，布局布線工具主要在物理級(jí)優(yōu)化標(biāo)準(zhǔn)單元的布局與互聯(lián)。因此,

現(xiàn)有電路設(shè)計(jì)方法難以支承跨層次聯(lián)合設(shè)計(jì)，分層優(yōu)化無(wú)法達(dá)到架構(gòu)、電路、

器件跨層優(yōu)化的性能水平。

從產(chǎn)業(yè)發(fā)展的角度看，EDA市場(chǎng)主要被美國(guó)的新思科技(Synopsys)、鏗騰

電子(Cadence),以及德國(guó)西門(mén)子(Siemens)所壟斷，三家公司的全球總市場(chǎng)占有

率超過(guò)60%。而在我國(guó)EDA行業(yè)的市場(chǎng)份額中，本土EDA工具占比小于15%,

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與EDA巨頭公司相差甚遠(yuǎn)。市場(chǎng)份額的顯著差距源于如下問(wèn)題。首先，國(guó)產(chǎn)EDA

工具覆蓋率低。國(guó)外EDA公司不僅有流程全覆蓋的工具鏈，而且具備完整的EDA

工具生態(tài)。而國(guó)內(nèi)EDA公司仍聚焦在點(diǎn)工具上，對(duì)集成電路完整設(shè)計(jì)鏈條的覆

蓋率低。其次，我國(guó)EDA工具缺少先進(jìn)工藝制程的支撐，生態(tài)不健全。工藝制

程決定了電路設(shè)計(jì)的問(wèn)題定義與約束條件，缺少先進(jìn)工藝的支持將導(dǎo)致EDA研

究者難以面向最新的半導(dǎo)體技術(shù)開(kāi)展優(yōu)化方法研究，從而造成EDA工具無(wú)法支

持先講出路設(shè)計(jì)。這些問(wèn)題嚴(yán)重影響了我國(guó)EDA工具的市場(chǎng)競(jìng)爭(zhēng)力，并造成我

國(guó)集成電路產(chǎn)業(yè)在EDA方面面臨嚴(yán)重的“卡脖子”問(wèn)題。

9■一???,--C

Era1970s1980s1990s2000s20IQs-now

Top-down

PhysicaldesignLogicgateRTLSystem

Designlevelmultiple

Icvxlkvcllevellevel

levels

Hardwaredescription

TypicalLayoutdesign&editLogicsimulationHighlevelsynthesisAlnmablcdEDA

hnguagc(HDL)

EDAlookPCBdesignstandardcelldesign(HLS)data-drivenEDA

logicsynthesis

———-------------------

Ern1070?IQKOHIQQOs2000s201-now

Top-down

PhysicaldesignLogicgateRTLSystem

DcMgnlevelmultiple

levellevellevellevel

levels

Hardwaredescription

TypicalLayoutdesign&editLogicsimulationHighlevelsynthesisAlKmablcdEDA

hngwigc(HDL)

EDAtoolsPCBdesignstandardcelldesign(HLS)data-drivenEDA

Ionicsynthesis

圖3EDA工具發(fā)展路線圖

4.2.電路設(shè)計(jì)方法的前沿展望

4.2.1.基于人工智能的無(wú)人工干預(yù)芯片自動(dòng)生成

過(guò)去，傳統(tǒng)芯片的設(shè)計(jì)流程主要以人為核心，通過(guò)EDA等自動(dòng)化工具的輔

助，基于功能模塊拼接成完整芯片。隨著人工智能技術(shù)的快速發(fā)展，其將有望

全面替代人類(lèi)的工作，重塑傳統(tǒng)芯片設(shè)計(jì)的全流程。將傳統(tǒng)的人工手動(dòng)設(shè)計(jì)與

EDA自動(dòng)化工具結(jié)合的半自動(dòng)設(shè)計(jì)流程，重塑為基于人工智能技術(shù)、無(wú)人干預(yù)

的機(jī)器自動(dòng)迭代設(shè)計(jì)?；谌斯ぶ悄艿男酒詣?dòng)生成方法將顛覆傳統(tǒng)設(shè)計(jì)流程、

全面釋放廣闊的設(shè)計(jì)優(yōu)化空間，從非精確的整體邏輯出發(fā)，通過(guò)自動(dòng)調(diào)試、自

動(dòng)修復(fù)，不斷逼近正確邏輯。將原有的分層分立的模塊化設(shè)計(jì)空間全面打通，

轉(zhuǎn)變?yōu)榭鐚迂炌ǖ娜衷O(shè)計(jì)空間，將“從局部到整體”的設(shè)計(jì)流程改變?yōu)椤皬恼?/p>

體到局部”的設(shè)計(jì)流程。

過(guò)去我們認(rèn)為芯片問(wèn)題急不得，芯片技術(shù)往往要5?10年才能走完基礎(chǔ)研究

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到工程應(yīng)用之路。然而，當(dāng)今人工智能技術(shù)（如AlphaGo和ChatGPT）從嶄露頭角

到一騎絕塵通常僅需1?2年的時(shí)間，因此，基于人工智能的芯片自動(dòng)生成技術(shù)

的競(jìng)爭(zhēng)慢不得。面向后摩爾時(shí)代超大規(guī)模和超高精度的挑戰(zhàn)，我國(guó)急需面向人

工智能全自動(dòng)芯片生成的全流程進(jìn)行布局：（1）針對(duì)國(guó)產(chǎn)芯片設(shè)計(jì)高端人力資源

匱乏的壁壘桎梏，突破基于人工智能技術(shù)的自動(dòng)邏輯功能設(shè)計(jì)、性能優(yōu)化和評(píng)

估驗(yàn)證技術(shù)。（2）建設(shè)可提供流片支持和實(shí)驗(yàn)數(shù)據(jù)共享的人工智能芯片自動(dòng)生成

公共創(chuàng)新平臺(tái)和開(kāi)放系統(tǒng)軟件部署平臺(tái)，牽引匕沐科技創(chuàng)新的體系化快諫發(fā)展，

實(shí)現(xiàn)對(duì)原始創(chuàng)新的快速系統(tǒng)集成與應(yīng)用驗(yàn)證。

4.2.2.“系統(tǒng)-架構(gòu)-電路-器件-工藝“跨層次協(xié)同優(yōu)化

集成電路跨層次協(xié)同優(yōu)化的設(shè)計(jì)范式亦被稱為左移融合模型，即將器件、

工藝等層級(jí)的后序設(shè)計(jì)與系統(tǒng)、架構(gòu)、電路的前序設(shè)計(jì)階段融合在一起。現(xiàn)有

的集成電路分層設(shè)計(jì)范式具有設(shè)計(jì)階段相互解耦、各階段設(shè)計(jì)簡(jiǎn)單的優(yōu)勢(shì)。然

而，不同設(shè)計(jì)層級(jí)相互影響，設(shè)計(jì)過(guò)程中需要大量反饋迭代，開(kāi)發(fā)周期長(zhǎng)，全

局優(yōu)化不足?？鐚哟螀f(xié)同優(yōu)化的左移融合模型，其優(yōu)勢(shì)在于開(kāi)發(fā)周期短，全局

優(yōu)化充分，旦有望實(shí)現(xiàn)集成電路設(shè)計(jì)的降本增效。當(dāng)前芯片驗(yàn)證的人力和成本

開(kāi)銷(xiāo)已經(jīng)超過(guò)了芯片設(shè)計(jì)階段，左移融合模型可以在早期階段進(jìn)行測(cè)試及分析，

盡早發(fā)現(xiàn)和預(yù)防這些問(wèn)題，從而提高芯片質(zhì)量和設(shè)計(jì)效率。美國(guó)新思科技、鏗

騰電子等EDA公司近年來(lái)開(kāi)展了多階段融合的嘗試，并推出了相關(guān)產(chǎn)品，如新

思科技的FusionCompiler工具可以實(shí)現(xiàn)從RTL級(jí)硬件描述語(yǔ)言到GDSII

（graphicdesignsystemH）版圖文件的跨層級(jí)協(xié)同優(yōu)化.面向左移融合的跨層次協(xié)

同優(yōu)化，我國(guó)需建立EDA創(chuàng)新合作機(jī)制，實(shí)現(xiàn)國(guó)產(chǎn)EDA工具的串鏈，力口強(qiáng)EDA

行業(yè)標(biāo)準(zhǔn)制定，設(shè)計(jì)標(biāo)準(zhǔn)化、規(guī)范化工具接口，實(shí)現(xiàn)面向集成電路全流程設(shè)計(jì)

的自主可控智能化電路設(shè)計(jì)工具鏈。

4.2.3.人工智能輔助的電路設(shè)計(jì)方法

人工智能大數(shù)據(jù)時(shí)代.機(jī)器學(xué)習(xí)算法等人工智能技術(shù)在眾多復(fù)雜問(wèn)題上（如

人臉識(shí)別、目標(biāo)檢測(cè)、自動(dòng)駕駛等）取得了巨大的進(jìn)步，具右了超越人類(lèi)水平的

能力，有效解決了決策、分類(lèi)、檢測(cè)及設(shè)計(jì)空間搜索筆問(wèn)題。EDA應(yīng)用中的眾

多問(wèn)題可以被表征為決策問(wèn)題、分類(lèi)問(wèn)題與檢測(cè)問(wèn)題，使用人工智能算法解決

EDA問(wèn)題，有望提高大數(shù)據(jù)時(shí)代智能芯片的設(shè)計(jì)效率。目前，國(guó)內(nèi)外主要的EDA

第13頁(yè)共18頁(yè)

公司均在已有工具中引入J'人工智能方法提高EDA工具的求解優(yōu)化效率。例如，

美國(guó)鏗騰電子在布局布線工具Innovus中，使用機(jī)器學(xué)習(xí)方法進(jìn)行時(shí)序預(yù)測(cè)。

由于機(jī)器學(xué)習(xí)算法依賴于大量的訓(xùn)練數(shù)據(jù)，因此鏗騰電子使用了大量芯片設(shè)計(jì)

數(shù)據(jù)，在云計(jì)算平臺(tái)上進(jìn)行模型訓(xùn)練，將訓(xùn)練好的機(jī)器學(xué)習(xí)模型與其他傳統(tǒng)模

型一并整合到Innovus中，用于提高設(shè)計(jì)效率。在學(xué)術(shù)界，我國(guó)高校開(kāi)展了諸

多基于人工智能的電路自動(dòng)化設(shè)計(jì)方法前沿探索。止匕外，我國(guó)具有良好的人工

智能基礎(chǔ)，在基礎(chǔ)設(shè)施方面，算力總規(guī)模全球第二，達(dá)到每秒1.97萬(wàn)億億次浮

點(diǎn)運(yùn)算(197EFLOPS)。；在行業(yè)應(yīng)用方面，人工智能在我國(guó)制造、交通、醫(yī)療、

金融等重要行業(yè)中的滲透度接近40%2)；在數(shù)據(jù)方面，2022年我國(guó)數(shù)據(jù)產(chǎn)量規(guī)

模占全球數(shù)據(jù)總產(chǎn)量的10.5%3)。上述人工智能產(chǎn)業(yè)基礎(chǔ)有望支撐我國(guó)新一代

EDA工具的研發(fā)。

面向人工智能大數(shù)據(jù)新時(shí)代的電路設(shè)計(jì)方法，我國(guó)需建立?系列開(kāi)源開(kāi)放

的新平臺(tái)，包括開(kāi)源電路【P平臺(tái)、電路設(shè)計(jì)數(shù)據(jù)平臺(tái)，以及云端EDA點(diǎn)工具平

臺(tái)等。促進(jìn)開(kāi)源EDA工具與商業(yè)EDA工具的相輔相成，打造開(kāi)放的EDA生態(tài)。

5.計(jì)算架構(gòu)前沿技術(shù)

5.1.計(jì)算架構(gòu)前沿發(fā)展的關(guān)鍵挑戰(zhàn)

計(jì)算架構(gòu)，作為銜接上層應(yīng)用和底層器件的中間層，一方面受到應(yīng)用特性

的極大影響，需要針對(duì)應(yīng)用特性做出響應(yīng)，設(shè)計(jì)出適合的架構(gòu)使應(yīng)用具有更好

的性能和能效，例如領(lǐng)域?qū)Ｓ眉铀倨?；另外一方面則需要能夠利用好底層器件

的特性，體系結(jié)構(gòu)設(shè)計(jì)需要從上到下考慮器件的影響，設(shè)計(jì)出的體系結(jié)構(gòu)才能

夠發(fā)揮出硬件的所有潛力,例如存算一體。在當(dāng)前應(yīng)用和技術(shù)背景下，有兩點(diǎn)

主要轉(zhuǎn)變將會(huì)影響計(jì)算架構(gòu)的設(shè)計(jì)和研究。

5.1.1.應(yīng)用特征轉(zhuǎn)變

近些年，智能應(yīng)用負(fù)載從過(guò)去十萬(wàn)乃至百萬(wàn)參數(shù)量級(jí)的深度學(xué)習(xí)模型轉(zhuǎn)變

為百億、千億乃至萬(wàn)億級(jí)別的語(yǔ)言人模型，這對(duì)過(guò)去的體系結(jié)構(gòu)提出了極大的

挑戰(zhàn)。隨著模型的增大，單個(gè)模型已經(jīng)很難在單個(gè)芯片上完成訓(xùn)練和推理，因

此需要多個(gè)芯片多個(gè)機(jī)器互聯(lián)起來(lái)才能完成大模型的訓(xùn)練和推理。例如，Open

AI的ChatGPTGPT3模型具有1700億參數(shù)，訓(xùn)練數(shù)據(jù)高達(dá)570GB,而訓(xùn)練這

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樣的模型需要上萬(wàn)塊英偉達(dá)的A100GPU。因此，針對(duì)大模型，互聯(lián)成為計(jì)算架

構(gòu)中最關(guān)鍵的因素，如表1所示。例如，英偉達(dá)最新的GPUH100Superchip機(jī)

器，GPU間的NVLink4互聯(lián)帶寬高達(dá)900GB/s4),GPU和CPU間NVLinkC2c

互聯(lián)帶寬高達(dá)900GB/s,CPU和CPU間的InfiniBand互聯(lián)帶寬也有100GB/s。

除了英偉達(dá),AMD推出的InstinctMI300X內(nèi)存帶寬為5.2TB/s,InfinityFabric

帶寬為896GB/s：谷歌新一代的TPUv4也把片間互聯(lián)帶寬提高至300GB/s,

而訪存帶寬提升至1200GB/s,相較上一代樨升了33%。而另外一個(gè)具有潛力

的路徑是Chiplet集成芯片技術(shù)。Chiplet集成芯片技術(shù)通過(guò)利用不同制程、材料

和技術(shù)的優(yōu)勢(shì)，基于基板和高速互連將多個(gè)特定功能芯片(芯粒)組合成新芯片，

與傳統(tǒng)的SoC(systemonchip)相比，采用基于Chiplet的設(shè)計(jì)可以有效降低芯片

設(shè)計(jì)研發(fā)成本，提高良率，減少浪費(fèi)，改善系統(tǒng)的可靠性。這種技術(shù)有望突破

單芯片光刻面積的極限和工藝制約，為算力突破開(kāi)創(chuàng)新途徑，從而為大模型提

供低成本的高算力支持。與會(huì)專家深入討論了Chiplet集成芯片的架構(gòu)設(shè)計(jì)、互

聯(lián)接口、基板集成、標(biāo)準(zhǔn)生態(tài)等關(guān)鍵問(wèn)題的主要進(jìn)展、核心挑戰(zhàn)和發(fā)展趨勢(shì)，

強(qiáng)調(diào)制定標(biāo)準(zhǔn)、開(kāi)發(fā)戰(zhàn)略產(chǎn)品及推動(dòng)開(kāi)源生態(tài)建設(shè)的重要性，以在未來(lái)技術(shù)演

進(jìn)中占據(jù)制高點(diǎn)。

表1片間互聯(lián)帶寬

x1片間互聯(lián)帶災(zāi)

makecell[c]lnter-chip

YtarCOModel

inxerconnectionbandwidth

2023NvidiaH200CPU900GB/s

2023H100CPU^OOGB/$

2023AMDInstinctMI300X89606/5

2021AMDMI200400GBA

2023GoogleTPUv5t1600Cbp$

2022GoogleTPUV4300GB/s

2019HuawaAscend910392GBi勺

5.1.2.器件特征轉(zhuǎn)變

隨著摩爾定律停滯發(fā)展，傳統(tǒng)硅基CMOS(complementarymetaloxide

semicon-ductor)工藝已經(jīng)逐漸接近物理極限，因此，迥異于過(guò)去硅基CMOS的

器件開(kāi)始被提出并得到廣泛的關(guān)注。從體系結(jié)構(gòu)角度看，這其中的新器件大致

可以分為3類(lèi)，如圖4所示。一類(lèi)主要解決通信問(wèn)題，一類(lèi)主要解決計(jì)算問(wèn)題,

一類(lèi)主要解決存儲(chǔ)問(wèn)題。在通信方面，光通信新器件是典型代表。光通信可以

將多個(gè)波長(zhǎng)的光進(jìn)行調(diào)制.通信帶寬可達(dá)Tbps級(jí)別，頻率可以提升至太赫茲量

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級(jí)。在計(jì)算方面，量子計(jì)算、生物計(jì)算器件受到廣泛關(guān)注。量子計(jì)算器件在特

定問(wèn)題上相較于傳統(tǒng)計(jì)算甚至有解出和解不出的區(qū)別，而生物計(jì)算如DNA計(jì)算

理論上可以提供超高的并行度。在存儲(chǔ)方面，RRAM、鐵電隨機(jī)存儲(chǔ)器

(ferroelectricrandom-accessmemory,FeRAM)、磁性隨機(jī)存儲(chǔ)器(magnetic

random-accessmemory,MRAM)等新型存儲(chǔ)都取得了諸多成果，在某些特性上

較傳統(tǒng)存儲(chǔ)器更好，也為存算一體體系結(jié)構(gòu)設(shè)計(jì)打開(kāi)了新的設(shè)計(jì)空間。

Optical