2025年集成電路工藝題庫及答案一、單選題（每題1分，共30分）1.在65nmCMOS工藝中，為抑制短溝道效應(yīng)而引入的應(yīng)力技術(shù)主要來源于A.高κ金屬柵B.嵌入式SiGe源漏C.淺槽隔離STID.氮化硅接觸刻蝕停止層答案：B解析：嵌入式SiGe源漏通過晶格常數(shù)差異對溝道施加單軸壓應(yīng)力，提升空穴遷移率，是65nm節(jié)點pMOS短溝道效應(yīng)抑制的關(guān)鍵。2.下列哪一項不是原子層沉積（ALD）的典型特征A.自限制表面反應(yīng)B.優(yōu)異的臺階覆蓋率C.高沉積速率（>100nm/min）D.精確的厚度控制答案：C解析：ALD因循環(huán)式自限制反應(yīng)，沉積速率通常<1nm/min，高臺階覆蓋與原子級精度為其優(yōu)勢。3.在銅雙大馬士革工藝中，用于防止Cu擴(kuò)散的阻擋層材料通常為A.TiB.Ta/TaNC.WD.Co答案：B解析：Ta/TaN兼具低電阻與優(yōu)異阻擋性能，與Cu粘附良好，是90nm以下主流阻擋層。4.關(guān)于193nm浸沒式光刻，下列說法錯誤的是A.水作為浸沒介質(zhì)提升數(shù)值孔徑B.需設(shè)計防水頂蓋層保護(hù)光刻膠C.分辨率極限僅由波長決定D.需匹配流體與光刻膠折射率答案：C解析：分辨率k1·λ/NA，受波長λ、NA、工藝因子k1共同影響，非僅波長。5.FinFET中，鰭高（Hfin）增加會直接導(dǎo)致A.亞閾值擺幅減小B.漏致勢壘降低（DIBL）加劇C.驅(qū)動電流Ion提升D.柵極電容Cgg下降答案：C解析：Hfin↑→有效溝道寬度↑→Ion↑；但過高會加劇寄生電容，需權(quán)衡。6.在14nm節(jié)點，接觸孔（Contact）通常采用下列哪種填充方案A.W栓塞B.Co填充C.Cu電鍍D.Al濺射答案：B解析：Co填充降低接觸電阻30%，且避免W氟擴(kuò)散，14nm后成為主流。7.下列刻蝕氣體對SiO2/硅選擇比最高的是A.CF4B.CHF3C.Cl2D.HBr答案：B解析：CHF3聚合膜在硅表面形成富碳層，抑制橫向刻蝕，選擇比可達(dá)20:1。8.關(guān)于SOI晶圓，下列說法正確的是A.埋氧層（BOX）厚度增加會提高自加熱效應(yīng)B.超薄BOX（<10nm）可用于FDSOI背偏調(diào)控C.體硅器件抗輻射能力優(yōu)于SOID.SOI無需源漏摻雜答案：B解析：超薄BOX允許背柵電場穿透，實現(xiàn)閾值動態(tài)調(diào)節(jié)，是22nmFDSOI核心。9.在EUV光刻中，下列現(xiàn)象最易導(dǎo)致隨機缺陷A.光刻膠酸擴(kuò)散B.光子散粒噪聲C.掩模熱膨脹D.投影透鏡色差答案：B解析：13.5nmEUV光子能量高、通量低，光子數(shù)<20/μm2，隨機漲落產(chǎn)生線邊粗糙（LER）。10.采用高κ柵介質(zhì)后，下列參數(shù)會上升的是A.柵漏電流JgB.有效氧化層厚度EOTC.界面態(tài)密度DitD.柵極電容Cox答案：D解析：高κ材料介電常數(shù)ε>20，Cox=εε0/Tphys，EOT減小，Cox增大。11.在Cu電鍍中，加速劑（Accelerator）主要成分為A.聚乙二醇PEGB.SPS（bis(3sulfopropyl)disulfide）C.氯化物Cl?D.JGB（JanusGreenB）答案：B解析：SPS含雙硫鍵，在Cu表面形成Cu(I)thiolate，促進(jìn)底部向上填充。12.下列哪種表征手段可直接測量FinFET三維鰭形貌A.SEMB.AFMC.TEM斷層掃描D.XRR答案：C解析：TEM斷層掃描（ElectronTomography）提供<1nm分辨率三維重構(gòu)，可測鰭側(cè)壁粗糙度。13.在GaNHEMT中，二維電子氣密度主要受控于A.柵長LgB.AlGaN勢壘層厚度與Al組分C.襯底摻雜D.溝道摻雜答案：B解析：極化電荷與Al組分、厚度成正比，決定2DEG面密度~1×1013cm?2。14.關(guān)于應(yīng)力記憶技術(shù)（SMT），下列步驟順序正確的是A.沉積高應(yīng)力氮化硅→源漏激活退火→去除氮化硅→形成硅化物B.源漏激活→沉積氮化硅→退火→去除氮化硅C.沉積氮化硅→源漏激活→去除氮化硅→退火D.退火→沉積氮化硅→源漏激活→去除答案：A解析：應(yīng)力在高溫退火時傳遞給溝道，冷卻后“記憶”在晶格中，氮化硅后續(xù)去除。15.在7nm節(jié)點，柵極間距（CGP）縮小至A.90nmB.64nmC.57nmD.44nm答案：D解析：7nm節(jié)點CGP≈44nm，對應(yīng)標(biāo)準(zhǔn)單元高度240nm，Track=6T。16.下列哪種缺陷最可能由化學(xué)機械拋光（CMP）引起A.位錯環(huán)B.銅凹陷（Dishing）C.柵氧擊穿D.短溝道效應(yīng)答案：B解析：Cu與阻擋層硬度差異導(dǎo)致過度拋光，形成凹陷，增加電阻。17.在FinFET中，采用高劑量源漏擴(kuò)展（HDD）注入會導(dǎo)致A.閾值電壓Vt上升B.亞閾值擺幅SS改善C.寄生電阻Rsd下降D.柵致漏極泄漏GIDL增加答案：C解析：HDD降低擴(kuò)展區(qū)電阻，但高劑量易引入缺陷，需與退火優(yōu)化平衡。18.關(guān)于EUV掩模，下列說法錯誤的是A.采用Tabased多層膜反射鏡B.需覆蓋Ru保護(hù)層C.吸收層為CrD.存在3°入射角陰影效應(yīng)答案：C解析：EUV吸收層為TaBN或TaN，Cr對13.5nm吸收不足。19.在ALDAl?O?工藝中，常用前驅(qū)體組合為A.TMA+H?OB.TEOS+O?C.TDMAT+NH?D.TaCl?+NH?答案：A解析：TMA（三甲基鋁）與H?O在200°C下自限制反應(yīng)，每循環(huán)~1.1?。20.下列哪項不是FinFET寄生電容分量A.柵源覆蓋電容Cgs,ovB.柵漏覆蓋電容Cgd,ovC.柵體電容CgbD.源體結(jié)電容Csb答案：C解析：FinFET中溝道被柵包裹，Cgb≈0，體節(jié)點懸空。21.在Cu互連中，低κ介質(zhì)介電常數(shù)降低會導(dǎo)致A.機械強度上升B.熱導(dǎo)率上升C.泄漏電流上升D.串?dāng)_延遲下降答案：D解析：RC延遲中C∝κ，κ↓→延遲↓，但機械與熱性能劣化。22.關(guān)于硅鍺（SiGe）外延選擇生長，下列說法正確的是A.在SiO?表面生長速率高于硅B.需高溫（>1000°C）抑制位錯C.常用前驅(qū)體為SiH?+GeH?D.硼摻雜降低晶格常數(shù)答案：C解析：低溫CVD（500–700°C）下SiH?+GeH?實現(xiàn)選擇性外延，Ge%可控。23.在3DNAND中，用于打通垂直通道的刻蝕工藝為A.博世（Bosch）工藝B.高選擇比SiO?/Si刻蝕C.橫向刻蝕D.濕法磷酸答案：A解析：Bosch工藝循環(huán)鈍化與刻蝕，實現(xiàn)>50:1深寬比，形成圓孔。24.下列哪種退火方式激活效率最高且擴(kuò)散最小A.爐管退火B(yǎng).尖峰退火（SpikeRTA）C.毫秒激光退火（LSA）D.微波退火答案：C解析：LSA在0.8ms內(nèi)升至1300°C，激活>95%，擴(kuò)散<1nm。25.在GaAspHEMT中，InGaAs溝道厚度增加會A.降低電子遷移率B.提高閾值電壓C.增加二維電子氣密度D.降低擊穿電壓答案：C解析：厚度↑→量子限域減弱，但面密度↑，需<15nm避免晶格弛豫。26.關(guān)于DUV光刻膠化學(xué)放大（CAR）機制，下列順序正確的是A.曝光→酸擴(kuò)散→曝光后烘→堿顯影B.曝光→曝光后烘→酸擴(kuò)散→顯影C.曝光后烘→曝光→酸擴(kuò)散→顯影D.曝光→酸擴(kuò)散→顯影→曝光后烘答案：A解析：曝光產(chǎn)酸，后烘驅(qū)動酸催化去保護(hù)反應(yīng)，顯影去除曝光區(qū)。27.在Cu互連中，電遷移失效最快的位置是A.晶界B.界面Ta/CuC.通孔底部D.互連線頂部答案：C解析：通孔底部電流擁擠，焦耳熱高，形成空洞導(dǎo)致開路。28.下列哪項不是FinFET應(yīng)變工程選項A.源漏SiGeB.應(yīng)力襯墊層C.背偏應(yīng)力D.柵極金屬應(yīng)力答案：C解析：背偏調(diào)節(jié)Vt，不引入機械應(yīng)力。29.在EUV光刻中，掩?；鍩崤蛎浵禂?shù)需A.<5ppb/KB.<50ppb/KC.<500ppb/KD.<5ppm/K答案：A解析：EUV照射功率密度高，低膨脹玻璃（LTEM）<5ppb/K防止圖像漂移。30.關(guān)于3DICTSV（硅通孔）工藝，下列順序正確的是A.刻蝕→氧化隔離→Ta/Cu種子→電鍍→CMP→退火B(yǎng).氧化→刻蝕→種子→電鍍→退火→CMPC.刻蝕→種子→氧化→電鍍→CMPD.電鍍→刻蝕→氧化→CMP答案：A解析：先深孔刻蝕，再隔離氧化，Ta/Cu阻擋種子，電鍍填充，CMP平坦化，退火消除應(yīng)力。二、多選題（每題2分，共20分）31.下列哪些措施可降低FinFET亞閾值擺幅SSA.減薄柵氧化層EOTB.降低溝道摻雜C.提高鰭高HfinD.采用低溫操作答案：A、B、D解析：SS=(kT/q)(1+Cdm/Cox)，EOT↓→Cox↑；低摻雜降低Cdm；低溫降低kT/q。32.在Cu雙大馬士革中，導(dǎo)致開路失效的缺陷有A.通孔未對準(zhǔn)B.銅凹陷C.電鍍空洞D.電遷移空洞答案：A、C、D解析：未對準(zhǔn)導(dǎo)致通孔底部暴露阻擋層；電鍍空洞形成高阻；電遷移形成空洞。33.下列屬于EUV光刻膠關(guān)鍵性能指標(biāo)A.靈敏度（mJ/cm2）B.線邊粗糙度LERC.抗刻蝕比D.玻璃化轉(zhuǎn)變溫度Tg答案：A、B、C解析：Tg為聚合物本體性質(zhì)，非光刻膠特有指標(biāo)。34.在GaNHEMT中，提高擊穿電壓的工藝有A.場板結(jié)構(gòu)B.降低2DEG密度C.增加AlGaN厚度D.采用SiN鈍化答案：A、C、D解析：降低2DEG密度降低電流，非直接提高擊穿。35.關(guān)于ALD與CVD對比，正確的是A.ALD臺階覆蓋率優(yōu)于CVDB.CVD可實現(xiàn)更高沉積速率C.ALD前驅(qū)體價格通常更高D.CVD厚度控制精度優(yōu)于ALD答案：A、B、C解析：ALD循環(huán)式精度<1?，優(yōu)于CVD。36.在FinFET中，增加?xùn)艠O金屬功函數(shù)可A.提高nMOSVtB.降低pMOSVtC.增加IonD.減少柵漏電流答案：A、B解析：功函數(shù)↑→nMOSVt↑，pMOSVt↓（更負(fù)）。37.下列哪些屬于3DNAND關(guān)鍵工藝A.深孔刻蝕B.橫向柵刻蝕C.多層薄膜沉積D.高κ金屬柵答案：A、B、C解析：3DNAND采用多層ONO與多晶硅柵，非高κ金屬柵。38.在SOI晶圓中，超薄BOX（10nm）帶來的優(yōu)勢A.背偏調(diào)控VtB.降低自加熱C.抑制短溝道效應(yīng)D.降低晶圓成本答案：A、C解析：超薄BOX增強背柵控制，但自加熱仍存在，成本更高。39.下列哪些屬于Cu互連低κ介質(zhì)失效機理A.電遷移B.時間相關(guān)介質(zhì)擊穿（TDDB）C.熱循環(huán)開裂D.吸水膨脹答案：B、C、D解析：電遷移為金屬失效，非介質(zhì)。40.在EUV光刻中，LER主要來源A.光子散粒噪聲B.酸擴(kuò)散C.顯影液不均勻D.掩模粗糙度答案：A、B、D解析：顯影液為濕法均勻，非主要來源。三、判斷題（每題1分，共10分）41.FinFET中，鰭寬Wfin減小會提高亞閾值擺幅SS。答案：錯解析：Wfin↓→柵控增強，SS↓。42.ALD沉積速率與溫度無關(guān)。答案：錯解析：自限制反應(yīng)仍受溫度影響，過高導(dǎo)致前驅(qū)體分解。43.在Cu電鍍中，抑制劑PEG主要吸附在Cu表面頂部。答案：對解析：PEG大分子覆蓋頂部，抑制橫向生長，實現(xiàn)底部填充。44.EUV光刻無需光學(xué)鄰近修正（OPC）。答案：錯解析：EUV仍需OPC及逆光刻技術(shù)（ILT）補償衍射與陰影。45.GaNHEMT中，Si襯底比SiC襯底熱導(dǎo)率低。答案：對解析：Si熱導(dǎo)率~130W/m·K，SiC~400W/m·K。46.3DNAND中，字線（WL）采用Cu以降低電阻。答案：錯解析：WL為多晶硅或WSi，Cu擴(kuò)散難控制。47.高κ金屬柵中，HfO?晶化溫度低于SiO?。答案：對解析：HfO?~500°C晶化，SiO?>1000°C。48.在FinFET中，采用SiGe溝道可提高電子遷移率。答案：錯解析：SiGe提高空穴遷移率，電子遷移率下降。49.TSV退火主要目的是消除Cu與Si熱膨脹失配應(yīng)力。答案：對解析：Cu膨脹系數(shù)17ppm/K，Si2.6ppm/K，退火減少翹曲。50.DUV光刻膠曝光后烘溫度越高，LER越小。答案：錯解析：高溫加劇酸擴(kuò)散，LER增大。四、計算題（每題10分，共30分）51.某FinFET工藝參數(shù)：鰭高Hfin=42nm，鰭寬Wfin=8nm，柵長Lg=20nm，EOT=0.9nm，溝道電子遷移率μn=1200cm2/V·s，閾值電壓Vt=0.3V，供電電壓Vdd=0.75V。忽略速度飽和與寄生電阻，求線性區(qū)跨導(dǎo)gm（單位μS），并討論若Wfin縮小至6nm，gm變化趨勢。答案：有效寬度Weff=2Hfin+Wfin=92nm線性區(qū)電流Ion=μnCox(Weff/Lg)(VddVt)VddCox=ε0εr/EOT=3.9×8.85×10?12/(0.9×10??)=38.3mF/m2gm=?Ion/?Vgs=μnCox(Weff/Lg)Vdd=1200×10??×38.3×10?3×(92×10??/20×10??)×0.75=1200×38.3×10??×4.6×0.75=1588μSWfin↓→Weff↓→gm↓，但短溝道效應(yīng)改善，Vt↑，部分抵消，總體gm下降約15%。52.某Cu互連線段長1mm，寬50nm，厚度100nm，電阻率ρ=2.2μΩ·cm，工作電流I=1mA，環(huán)境溫度100°C，求直流電阻與焦耳熱功率。若改用Co（ρ=6.2μΩ·cm），保持相同電流，求新功耗并評價可靠性。答案：R=ρL/A=2.2×10??×1×10?3/(50×10??×100×10??)=4.4ΩP=I2R=(1×10?3)2×4.4=4.4μWCo：R=6.2/2.2×4.4=12.4Ω，P=12.4μW功耗增加2.8倍，電遷移臨界電流密度Jcu=10MA/cm2，Jco=5MA/cm2，可靠性下降，需降低電流或加寬線條。53.某3DNAND堆疊64層，每層有效厚度50nm，深孔刻蝕需打通全部層，求最小深寬比。若采用Bosch工藝，循環(huán)刻蝕/鈍化各3s，刻蝕速率500nm/min，鈍化速率100nm/min，求總時間。答案：總深度=64×50=3.2μm孔徑~100nm，深寬比=3200/100=32:1每循環(huán)凈刻蝕=500×3/60100×3/60=255=20nm循環(huán)數(shù)=3200/20=160總時間=160×(3+3)=960s=16min五、綜合解析題（每題10分，共10分）54.閱讀以下工藝序列并回答問題：a)提供8英寸p型Si襯底，電阻率10Ω·cm；b)熱氧化形成20nmSiO?