1、第一章介紹了EDA技術(shù)的原因，憑借計算機(jī)技術(shù)的強大推動力，電子技術(shù)取得了快速發(fā)展。電子產(chǎn)品滲透到產(chǎn)業(yè)、生活的幾乎所有領(lǐng)域，電子技術(shù)發(fā)展的基礎(chǔ)是微電子技術(shù)的發(fā)展，即構(gòu)建在半導(dǎo)體技術(shù)技術(shù)技術(shù)上的大規(guī)模集成電路加工技術(shù)。微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)相互促進(jìn)和相互制約。電子技術(shù)、模擬技術(shù)、電子技術(shù)和設(shè)計技術(shù)與新計算機(jī)軟件技術(shù)的融合和升華將產(chǎn)生電子設(shè)計自動化(EDA)技術(shù)。EDA技術(shù)定義，廣義定義：使用計算機(jī)硬件和系統(tǒng)軟件作為基本工作平臺，繼承和模仿電路和系統(tǒng)、數(shù)據(jù)庫、圖形、圖形理論和拓?fù)溥壿嫛⒂嬎銛?shù)學(xué)、優(yōu)化理論等多個領(lǐng)域的最新技術(shù)成果的商業(yè)化EDA通用支持軟件和應(yīng)用軟件包。EDA技術(shù)是以計算機(jī)、大規(guī)模

2、可編程邏輯設(shè)備開發(fā)軟件和實驗開發(fā)系統(tǒng)作為設(shè)計工具，通過軟件方式自動進(jìn)行電子系統(tǒng)設(shè)計的設(shè)計工具，包括特定目標(biāo)芯片的適當(dāng)編譯、邏輯簡化、邏輯分區(qū)、邏輯合成和優(yōu)化、邏輯布局布線、邏輯模擬、特定目標(biāo)芯片的適當(dāng)編譯、邏輯映射和編程下載等，是使用硬件描述語言描述系統(tǒng)邏輯的主要表現(xiàn)形式。一般定義：1.1EDA技術(shù)開發(fā)，EDA技術(shù)開發(fā)是120世紀(jì)70年代的計算機(jī)輔助設(shè)計計算機(jī)輔助設(shè)計(CAD)階段，220世紀(jì)80年代的計算機(jī)輔助工程設(shè)計(CAE)計算機(jī)輔助設(shè)計CAD階段功能，在此階段開發(fā)了一些相對獨立的軟件工具、典型PCB電路板布線設(shè)計和電路模擬的其他工具，此階段的主要貢獻(xiàn)使設(shè)計者擺脫了繁瑣、重復(fù)的計算和繪圖

3、。此階段的產(chǎn)品主要包括AUTOCAD、TANGO、PROTEL、SPICE等。限制：每個工具包通常只執(zhí)行一個任務(wù)，因為各個軟件包彼此獨立，并且是由不同的公司開發(fā)的。同時，此期間的EDA軟件不能處理復(fù)雜電子系統(tǒng)設(shè)計的系統(tǒng)級合成和仿真。2 .計算機(jī)輔助工程設(shè)計CAE階段功能，EDA工具以邏輯模擬、計時分析、故障模擬、自動布局和布線為中心，并側(cè)重于檢測未完成電路設(shè)計的以前的功能。限制：從原理圖開始的大多數(shù)EDA工具仍然不符合復(fù)雜電子系統(tǒng)的設(shè)計要求，實體化構(gòu)件圖形限制了優(yōu)化設(shè)計。3 .電子系統(tǒng)設(shè)計自動化EDA階段，EDA工具不僅提供電子系統(tǒng)設(shè)計功能，還提供獨立于流程和制造商的系統(tǒng)級設(shè)計功能，并具有高級

4、抽象設(shè)計構(gòu)思手段。設(shè)計工具完全集成，從設(shè)計輸入到布局形成，均可實現(xiàn)基于系統(tǒng)級HDL語言的集成和模擬，幾乎不需要人工干預(yù)，從而自動化了整個過程。此階段的EDA開發(fā)還促進(jìn)了設(shè)計方法的轉(zhuǎn)換，并從傳統(tǒng)的自上而下設(shè)計方法逐步過渡到自上而下設(shè)計方法。1.2EDA技術(shù)的主要內(nèi)容，EDA技術(shù)主要是，(1)可編程邏輯設(shè)備，(2)硬件描述語言；(3)軟件開發(fā)工具；(4)實驗開發(fā)系統(tǒng)。1.2.1可編程邏輯設(shè)備，programmable logic device(PLD)是用戶為特定邏輯功能編程的邏輯設(shè)備?？删幊踢壿嬙O(shè)備中最廣泛使用的是現(xiàn)場可編程門陣列(FieldProgrammableGateArrays，F(xiàn)PGA

5、)和復(fù)雜的可編程邏輯設(shè)備(ComplexProgrammableLogicDevice，CPLD)。FPGA/CPLD集成非常大，能夠使用高級EDA工具進(jìn)行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。開發(fā)工具的通用性、設(shè)計語言的標(biāo)準(zhǔn)化、設(shè)計過程與正在使用的設(shè)備的硬件結(jié)構(gòu)幾乎沒有關(guān)系，因此設(shè)計和開發(fā)的各種邏輯功能塊軟件具有很好的兼容性和可移植性。幾乎可在所有型號和尺寸的FPGA/CPLD上使用，大大提高了產(chǎn)品設(shè)計效率。1.2.2硬件說明語言，HDL是電子系統(tǒng)硬件行為說明、結(jié)構(gòu)說明和數(shù)據(jù)流說明的語言。硬件描述的語言種類很多，有些是在PASCAL中發(fā)展的，有些是在c語言中發(fā)展的。某些HDL已成為IEEE標(biāo)準(zhǔn)，但大多數(shù)是

6、此企業(yè)標(biāo)準(zhǔn)。目前常用的硬件描述語言是電子工程領(lǐng)域中的通用硬件描述語言，使用VHDL、Verilog、ABEL和VHDL語言作為IEEE的行業(yè)標(biāo)準(zhǔn)硬件描述語言，Verilog語言支持RTL級別和網(wǎng)關(guān)級別描述的更多EDA工具。集成過程比VHDL簡單一些，但在高級說明中不如VHDL好。ABEL語言HDL支持多種輸入方式，廣泛用于各種可編程邏輯設(shè)備的邏輯功能設(shè)計，由于語言說明的獨立性，適合不同大小的可編程設(shè)備設(shè)計。1.2.3EDA軟件開發(fā)工具，EDA工具在EDA技術(shù)應(yīng)用程序中占有重要位置。EDA工具主要可分為5個模塊。(1)設(shè)計輸入編輯器，(2)HDL合成器，(3)模擬器，(4)適配器(或批配線機(jī))，

7、(5)下載器。實驗開發(fā)系統(tǒng)，包括用于1.2.4硬件驗證的芯片下載電路和用于EDA實驗/開發(fā)的周邊資源(類似于用于開發(fā)單片機(jī)的模擬器)。全面了解1.3EDA技術(shù)的設(shè)計過程、EDA技術(shù)的設(shè)計過程有助于正確選擇和使用EDA軟件、優(yōu)化設(shè)計項目和提高設(shè)計效率。完整的EDA設(shè)計過程是自上而下設(shè)計方法的具體實現(xiàn)路徑，也是EDA工具軟件本身的組織結(jié)構(gòu)。實際上，詳細(xì)了解支持此設(shè)計過程的不同設(shè)計工具有助于有效排除設(shè)計中出現(xiàn)的問題，提高設(shè)計質(zhì)量，并總結(jié)經(jīng)驗。圖1-1EDA設(shè)計流程圖，1編輯和編譯設(shè)計以特定邏輯表示設(shè)計。2邏輯合成通過一系列操作將用特定邏輯表示表示的設(shè)計分解為一系列邏輯電路及其關(guān)系(電路分解)。3自適

8、應(yīng)在選定的目標(biāo)設(shè)備上設(shè)置這些基本邏輯電路的對應(yīng)(邏輯實現(xiàn))。4編程下載將以前的軟件設(shè)計編程到特定的設(shè)計系統(tǒng)(物理實現(xiàn))。5模擬/硬件測試驗證設(shè)計的系統(tǒng)是否符合要求。還將在設(shè)計過程中模擬設(shè)計結(jié)果，并進(jìn)行“模擬”，以確保其與設(shè)計設(shè)想一致。1.3.1設(shè)計輸入，使用EDA技術(shù)的工程設(shè)計需要先使用EDA工具的文本編輯器或圖形編輯器將設(shè)計工程表示為文本或圖形，錯誤編譯，并準(zhǔn)備進(jìn)一步的邏輯集成。典型的源程序輸入方法包括：1)原理圖輸入：2)HDL程序的文本輸入方法：3)狀態(tài)圖(波形圖)輸入方法：1。原理圖輸入方法：使用EDA工具提供的圖形編輯器以原理圖方式輸入。原理圖輸入易于理解、直觀、易于使用，如果繪制的

9、電路圖與現(xiàn)有設(shè)備的連接方式相同，則容易接受，編輯器中提供了大量現(xiàn)成的設(shè)備設(shè)備，您可以根據(jù)自己的喜好設(shè)計元件。2 .HDL程序的文本輸入方法：HDL程序的文本輸入方法是最常見、最普遍的輸入方法，支持HDL的EDA工具支持文本編輯和編譯。這種方式與現(xiàn)有的計算機(jī)軟件語言編輯輸入基本一致，克服了上述原理圖輸入機(jī)的各種弊端，為EDA技術(shù)的應(yīng)用和開發(fā)創(chuàng)造了廣闊的天地。由于HDL語言的應(yīng)用，EDA技術(shù)有了很大的發(fā)展。，3 .狀態(tài)圖(波形)輸入方法：狀態(tài)圖中輸入的圖形表示。通過創(chuàng)建時鐘信號名稱、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)器類型等元素，可以自動生成VHDL程序。這種設(shè)計方法簡化了狀態(tài)機(jī)的設(shè)計，比較受歡迎。目前有支持此

10、輸入方法的EDA軟件。1.3.2邏輯合成，合成是將某物組合在一起，從抽象的層面將一種表達(dá)方法轉(zhuǎn)變?yōu)榱硪环N表達(dá)的過程。在電子設(shè)計領(lǐng)域中，綜合概念可以理解為將以動作和功能級別表示的電子系統(tǒng)轉(zhuǎn)換到較低級別，裝配可以具體實現(xiàn)的模塊組合的過程。要將HDL中的軟件設(shè)計與硬件實現(xiàn)可能性相關(guān)聯(lián)，必須使用EDA軟件系統(tǒng)中的合成器進(jìn)行邏輯組合。合成器的功能是對指定硬件結(jié)構(gòu)組件的編譯、優(yōu)化、轉(zhuǎn)換和合成設(shè)計者在EDA平臺上執(zhí)行的系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形的說明，以獲得門級電路和低級電路說明文件。1.3.3校準(zhǔn)目標(biāo)設(shè)備、邏輯合成要求適配器使用集成網(wǎng)絡(luò)表文件對特定目標(biāo)設(shè)備執(zhí)行邏輯映射操作，如基本設(shè)備配置、邏輯分區(qū)

11、、邏輯優(yōu)化、布線和操作。適應(yīng)完成后，由配合生成的仿真文件可用于精確的計時仿真。適配器具有將合成器生成的網(wǎng)絡(luò)表文件配置到指定目標(biāo)設(shè)備以生成最終下載文件(例如JEDEC格式文件)的功能。選定的目標(biāo)設(shè)備(FPGA/CPLD芯片)必須屬于最初在合成器中指定的目標(biāo)設(shè)備系列。通常，對應(yīng)于計算機(jī)可編程模擬設(shè)備的EDA軟件只需要一個適配器，如Lattice的PAC-DESIGNER。通常，EDA軟件的集成器由專業(yè)的第三方EDA供應(yīng)商提供，而適配器必須由FPGA/CPLD供應(yīng)商直接提供。這是因為適配器的自適應(yīng)對象直接對應(yīng)于設(shè)備結(jié)構(gòu)。1.3.4。如果在目標(biāo)設(shè)備的編程/下載、編譯、合成、適應(yīng)和行為模擬、功能模擬、計

12、時模擬等過程中沒有發(fā)現(xiàn)問題(即滿足原始設(shè)計的要求)，則可以通過程序員或下載電纜將FPGA/CPLD適配器生成的配置/下載文件加載到目標(biāo)芯片F(xiàn)PGA或CPLD上。CPLD設(shè)備的下載通常稱為程序(Program)，F(xiàn)PGA設(shè)備上SRAM的下載通常稱為配置(Configure)。1.3.5設(shè)計過程的模擬，在執(zhí)行編程下載之前，通常使用EDA工具進(jìn)行自適應(yīng)生成的結(jié)果稱為模擬測試，即模擬。仿真分為定時仿真和功能仿真。合成后，VHDL合成器通?？梢陨删W(wǎng)絡(luò)表文件。其中所謂的網(wǎng)絡(luò)表特別表示回路網(wǎng)絡(luò)，網(wǎng)絡(luò)表文件描述回路網(wǎng)絡(luò)。目前最常見的是EDIF格式的網(wǎng)絡(luò)表文件。VHDL文件格式也可以用于描述使用VHDL語法描

13、述所有級別回路互連的回路網(wǎng)絡(luò)。這稱為VHDL網(wǎng)絡(luò)表。功能模擬僅測試和模擬VHDL中描述的邏輯功能，以確保其功能滿足原始設(shè)計的要求，模擬過程不包括特定設(shè)備的硬件特性，如延遲特性。功能模擬的優(yōu)點在于它需要很長時間，并且對硬件庫、合成器等沒有要求。對于較大的設(shè)計專案，每次修改設(shè)計后執(zhí)行順序模擬會花費大量時間進(jìn)行整合和配合，從而大幅降低開發(fā)效率。1.3.6硬件模擬/硬件測試、硬件模擬和硬件測試的目的是在更真實的環(huán)境中測試VHDL設(shè)計的運行情況。許多設(shè)計因素可能導(dǎo)致設(shè)計與結(jié)果不一致。VHDL設(shè)計硬件模擬和硬件測試。典型的FPGA/CPLD設(shè)備支持具有邊界掃描測試功能board scantest(BST)

14、和在線編程系統(tǒng)編程(ISP)功能的JTGA技術(shù)，因此測試非常方便。1.4EDA技術(shù)的設(shè)計方法，用于電子線路設(shè)計的基本方法有三種：1)直接設(shè)計，2)自上而下設(shè)計，3)自上而下設(shè)計。，1“自上而下”設(shè)計方法，全系統(tǒng)設(shè)計，頂層功能框圖分割和結(jié)構(gòu)設(shè)計。在方框圖級別，通過仿真、糾錯和硬件描述語言描述高級系統(tǒng)行為，在系統(tǒng)級別進(jìn)行驗證。然后，使用集成優(yōu)化工具為特定柵極電路(對應(yīng)于印刷電路板或?qū)Ｓ眉呻娐?創(chuàng)建網(wǎng)絡(luò)表。設(shè)計的主要模擬和調(diào)試過程在較高的層次上進(jìn)行，從而可以早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計中的錯誤，防止設(shè)計工作的浪費，同時減少邏輯功能模擬的工作量，提高設(shè)計的成功率?！埃弊陨隙略O(shè)計方法具有以下主要特征：(1)更合理的電路設(shè)計；(2)采用早期系統(tǒng)模擬；(3)減少硬件電路設(shè)計的困難；(4)主要設(shè)計文件由HDL語言編寫的源程序、基于IP的設(shè)計、復(fù)雜的數(shù)字系統(tǒng)經(jīng)常由許多功能模塊組成，而設(shè)計者的新想法往往只反映在某些單元中，包括FFT、FIR、IIR、IIR這些公用單元可重復(fù)使用，適用于不同的系統(tǒng)。這些通用單元由FPGA制造商和第三方預(yù)先設(shè)計，并根據(jù)各種FPGA芯片的結(jié)構(gòu)優(yōu)化布局和布線，從而構(gòu)成具有自己知識產(chǎn)權(quán)的功能模塊。這也稱為IP核心(IPCore)。IP模塊可分為硬件IP(HardIP)模塊、軟件IP(Soft