1、第5章 VHDL設(shè)計輸入方式,EDA技術(shù)與VHDL設(shè)計,第5章 VHDL設(shè)計輸入方式,5.1,Quartus II的VHDL輸入設(shè)計,Synplify pro的VHDL輸入設(shè)計,Synplify的VHDL輸入設(shè)計,5.2,5.3,基于HDL文本輸入的數(shù)字設(shè)計流程,5.1 Quartus II的VHDL輸入設(shè)計,1.輸入源程序,【例5.1】4位模16加法計數(shù)器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT4 is port(CLK,CLR:in std_logic; -

2、CLR是異步復(fù)位端 Q:buffer std_logic_vector(3 downto 0); end; architecture ONE of CNT4 is Begin process(CLR,CLK) begin if CLR=1 then Q=0000; -CLR為高電平時，復(fù)位計數(shù)器狀態(tài)到0 elsif CLKevent and CLK=1 then Q=Q+1; end if; end process; end;,2.創(chuàng)建工程,3.編譯,RTL級原理圖,綜合后的門級原理圖,編輯輸入信號波形,4. 仿真,波形賦值 快捷鍵,選中波形,總線型 數(shù)據(jù),5.2 Synplify pro的V

3、HDL輸入設(shè)計,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3

4、DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -計數(shù)器復(fù)位 ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上升沿 IF EN = 1 THEN -檢測是否允許計數(shù) IF CQI 0); -大于9，計數(shù)值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -計數(shù)大于9，輸出進位信號 ELSE COUT = 0; END IF; CQ = CQI; -將計數(shù)值向端口輸出 END PROCESS; END behav;,【例5.4】帶有復(fù)位和時鐘使能的10

5、進制計數(shù)器,1輸入設(shè)計,2選擇目標器件,3綜合前控制設(shè)置,在對輸入的文件進行綜合前，應(yīng)根據(jù)源文件的不同設(shè)計特點作一些針對改善綜合方式的控制。例如設(shè)計者希望在不改變源文件的情況下，對設(shè)計項目中的電路結(jié)構(gòu)進行資源共享優(yōu)化，或?qū)ζ渲械挠邢逘顟B(tài)機進行優(yōu)化，或?qū)υ诒姸嘟M合電路塊中的觸發(fā)器重新放置以提高運行速度，可以分別選中左欄的控制選擇項：Resource Sharing（資源共享）、FSM Compiler（狀態(tài)機編譯器）、FSM Explorer（狀態(tài)機開發(fā)器）或Retiming和Pipelining（流水線設(shè)計）。,10進制計數(shù)器綜合后的RTL級原理圖,4綜合，查看結(jié)果,在Synplify Pro

6、中調(diào)用Quartus II,Synplify Pro與Quartus II的接口,5-1 用VHDL設(shè)計一個類似74138的譯碼器電路，用Synplify Pro軟件對設(shè)計文件進行綜合，觀察RTL級綜合視圖和門級綜合視圖。 5-2 用VHDL語言設(shè)計一個功能類似74161的電路，用Synplify Pro軟件對設(shè)計文件進行綜合，觀察RTL級綜合視圖和門級綜合視圖。 5-3用VHDL設(shè)計一個1位全加器，用Synplify軟件對其進行綜合，觀察RTL級綜合視圖和門級綜合視圖。,習(xí) 題,5-4 用VHDL設(shè)計一個8位加法器，用Quartus II軟件進行綜合和仿真。 5-5 用VHDL設(shè)計一個8位模6