1、2006.4,電子科技大學EDA協(xié)會,1,系統(tǒng)設計中時鐘、時序相關問題,電子科技大學EDA協(xié)會，通信學院,程傳寧 2006.4,2006.4,電子科技大學EDA協(xié)會,2,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Latch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,3,Latch的參數(shù),D,Clk,Q,D,Q,Clk,tc-q,thold,PWm,tsu,td-q,T,2006.4,電子科技大學EDA協(xié)會,4,tc-

2、q: 時鐘有效到輸出有效的時間 thold: 數(shù)據(jù)輸入的引腳的數(shù)據(jù)在時鐘無效后需要保持穩(wěn)定的時間 tsu: 時鐘無效之前輸入必須保持穩(wěn)定的時間 td-q: 輸入到輸出有效時間 Tsu 這個要特別注意與寄存器的區(qū)別，這個保持時間是時鐘無效之前輸入必須保 持穩(wěn)定的時間可以這樣考慮，如果這個時間沒有達到，鎖存器不能鎖存輸入足夠的時間，也就不能驅動輸出與輸入相同 鎖存器和寄存器還有一點主要的不同就是鎖存器多了一個Td-q的概念,2006.4,電子科技大學EDA協(xié)會,5,Register的參數(shù),D,Clk,Q,D,Q,Clk,tc-q,thold,T,tsu,tsu:建立時間，在時鐘有效沿到來之前寄存器

3、數(shù)據(jù)輸入應保持穩(wěn)定的時間，它間接約束了組合邏輯的最大延時,thold:保持時間，在寄存器數(shù)據(jù)引腳輸入的數(shù)據(jù)在系統(tǒng)有效時鐘沿到來后需要保持穩(wěn)定的時間，它間接約束了組合邏輯的最小延時,tc-q:寄存器從有效時鐘沿到來到輸出有效的最大時間,2006.4,電子科技大學EDA協(xié)會,6,Clock Skew,在同一個時鐘域或者兩個時鐘域之間時鐘信號到達寄存器的最大時間差別 產(chǎn)生原因主要有：時鐘源到達各端點的路徑長度不同，各端點負載不同，時鐘網(wǎng)絡中插入的緩沖器不同等 在兩個點之間，可以大體認為Skew是固定的值 注意：Clock Skew影響的是時鐘的到達時間不同，也就是時鐘發(fā)生相移，并不影響時鐘的周期寬度

4、,2006.4,電子科技大學EDA協(xié)會,7,Clock Skew2,后面要講到時鐘對建立時間和保持時間的影響,2006.4,電子科技大學EDA協(xié)會,8,Clock Jitter,在某一給定點上，時鐘周期寬度發(fā)生變化，不同的時鐘周期其持續(xù)時間可能縮短或者變寬 一般用兩個相鄰時鐘周期之間其周期寬度的最大變化來表示Clock Jitter,變窄,變寬,可以看出變寬和變窄都有三種情況,2006.4,電子科技大學EDA協(xié)會,9,同步設計的時間約束參數(shù),tc-q:寄存器從有效時鐘沿到來到輸出有效的最大時間 tc-q,cd：時鐘沿到來到輸出有效的最小時間 tsu:建立時間，在時鐘有效沿到來之前寄存器數(shù)據(jù)輸入

5、應保持穩(wěn)定的時間，它間接約束了組合邏輯的最大延時 thold:保持時間，在寄存器數(shù)據(jù)引腳輸入的數(shù)據(jù)在系統(tǒng)有效時鐘沿到來后需要保持穩(wěn)定的時間，它間接約束了組合邏輯的最小延時 tlogic:組合邏輯最大延時 tlogic,cd：組合邏輯最小延時,2006.4,電子科技大學EDA協(xié)會,10,時鐘參數(shù)滿足的條件,時鐘周期應大于寄存器延時、組合邏輯延時、和目標寄存器建立時間的和 本寄存器有效輸出通過組合邏輯的延時應該大于目的寄存器保持時間要求（否則目標寄存器保持時間不能滿足）,2006.4,電子科技大學EDA協(xié)會,11,上一級的時鐘有效到輸出最小時間加上組合邏輯 的最小延時，對于下一級寄存器就相當與其時

6、鐘 有效沿后輸入改變的時間，也就是保持時間,2006.4,電子科技大學EDA協(xié)會,12,正負Clock Skew,正偏斜也就是下一級時鐘比上一級時鐘慢,負偏斜與之相反,2006.4,電子科技大學EDA協(xié)會,13,正Clock Skew對電路性能的影響,正的Skew減少了時鐘周期寬度，可以提高系統(tǒng)的時鐘頻率,CLK1相對于CLK2提前，由于第二級寄存器對保持時間的要求，很容易發(fā)生使建立時間得不到滿足,2006.4,電子科技大學EDA協(xié)會,14,負Clock Skew對電路性能的影響,負的Skew要求正常工作時的時鐘周期變寬,負的Skew時，第二級寄存器的保持時間肯定能夠得到滿足（如果沒有時鐘偏移

7、保持時間能夠達到的條件下）, 為負,2006.4,電子科技大學EDA協(xié)會,15,利用Skew提高電路性能,延時 8,延時 12,關鍵路徑為組合邏輯2，影響了系統(tǒng)速度,調整：提前C2時鐘到達時間（人為增加Clock Skew），使其比C1，C3提前2個時間單位（相當于有2個時間單位的Clock Skew）到達，如此就給出組合邏輯2更多的計算時間，使關鍵路徑延時為10，提高系統(tǒng)能夠工作頻率,這需要在后端物理設計的時候進行調整,2006.4,電子科技大學EDA協(xié)會,16,Clock Jitter對電路性能的影響,tjitter是兩個相鄰時鐘周期寬度之差,由此可見，Clock Jitter要求正常工作

8、的系統(tǒng)時鐘寬度增加，從而也就降低了系統(tǒng)工作頻率,2006.4,電子科技大學EDA協(xié)會,17,Clock Skew和Jitter對電路性能的影響, 為負,由此可見，Skew和Jitter要求系統(tǒng)時鐘寬度增加，從而系統(tǒng)頻率降低，性能變差,2006.4,電子科技大學EDA協(xié)會,18,Clock Skew和Jitter的來源,2006.4,電子科技大學EDA協(xié)會,19,Time Slack,From synopsys,slack = 期望數(shù)據(jù)到達時間 數(shù)據(jù)實際到達時間,Slack為正，表示數(shù)據(jù)提前到達，此時組合邏輯延遲滿足條件，Register有足夠的建立時間； Slack為負，表示數(shù)據(jù)比預期的時間晚

9、到達，此時顯然不滿足Register的建立時間，不滿足約束,2006.4,電子科技大學EDA協(xié)會,20,本張slide和下一張slide來自Altera公司培訓資料，版權歸原作者所有,Simple Register to Register Analysis,in,out,clk,reg1,reg2,clk,clk,clk,slack = p2p required p2p delay,p2p,p2p required = setup relationship + clock skew tCO - tSU,setup relationship = latch edge launch edge,cl

10、ock skew = clk clk,launch,latch,2006.4,電子科技大學EDA協(xié)會,21,Simple Register to Register Analysis with Numbers,in,out,clk,reg1,reg2,clk,slack = p2p required p2p delay,p2p required = setup relationship + clock skew tCO tSU,setup relationship = latch edge launch edge = 5.0 0.0 = 5.0,clock skew = clk clk,2.26

11、6,0.11,0.082,tco,tsu,0.082,0.11,= 2.521 - 2.993,= 5.0 + (-0.472) 0.11 0.082,= 4.336 2.266,= -0.472,= 4.336,tco,tsu,= 2.07,2.993,2.521,2006.4,電子科技大學EDA協(xié)會,22,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Latch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,23,時鐘樹

12、分布簡介,H-樹,最基本的時鐘樹結構，比較適合于規(guī)則陣列網(wǎng)絡,2006.4,電子科技大學EDA協(xié)會,24,時鐘樹分布簡介2,Routed RC Tree,考慮布局后的個單元長度，根據(jù)時鐘的負載來優(yōu)化網(wǎng)絡,2006.4,電子科技大學EDA協(xié)會,25,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Latch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,26,PLL(Phase Locked Loop),壓控振蕩器,兩個同頻時鐘

13、信號，就可以通過相位差來描述他們的關系，或者由一個時鐘得到另外一個時鐘,2006.4,電子科技大學EDA協(xié)會,27,PLL2,Altera中的PLL,2006.4,電子科技大學EDA協(xié)會,28,PLL3,某CycloneII芯片上面的PLL資源,Altera中的PLL,2006.4,電子科技大學EDA協(xié)會,29,PLL4,Altera中的PLL,2006.4,電子科技大學EDA協(xié)會,30,DLL(Delay Locked Loop),Phase Detector,Charge pump,VCDL,原始時鐘輸入,時鐘輸出,VCDL: Voltage-controlled delay line,基

14、本思想是通過控制線延時來調整時鐘相位，使其相位對齊,2006.4,電子科技大學EDA協(xié)會,31,DLL2,DLL的一個典型應用時是用在時鐘分布時,2006.4,電子科技大學EDA協(xié)會,32,DLL4,Xilinx中的DLL的一個應用,Xilinx中的DLL,2006.4,電子科技大學EDA協(xié)會,33,DLL3,Xilinx中DCM的結構圖,Xilinx中的DLL,2006.4,電子科技大學EDA協(xié)會,34,DLL7,Xilinx中的DLL,Xilinx中DLL的簡單功能框圖,CLK0通過時鐘網(wǎng)絡驅動寄存器，然后通過反饋線至CLKFB，進行相位檢測，調整相位,2006.4,電子科技大學EDA協(xié)會

15、,35,DLL6,可以選擇不同的時鐘反饋來進行相位對齊,2006.4,電子科技大學EDA協(xié)會,36,ASIC中的PLL和DLL,在ASIC中，PLL是非常重要的一個部件，常使用PLL在片內產(chǎn)生高的系統(tǒng)時鐘、減少Clock skew、減少Clock jitter等，但是由于PLL的模擬特性，不論是對數(shù)字工程師還是模擬工程師來說都是一個挑戰(zhàn) PLL可以自己進行設計也可以購買IP核，它是一個模數(shù)混合設計，其loop filter和VCO部分是模擬，其分頻部分是數(shù)字，至少都是針對具體的工藝和生產(chǎn)線，也就是說是硬核或者每次都要進行自己設計 當前也有公司開發(fā)出來全數(shù)字可以在CMOS上面實現(xiàn)的IP核，htt

16、p:/www.CologneC（一家德國公司） DLL和PLL在ASIC設計中有著相似的問題,2006.4,電子科技大學EDA協(xié)會,37,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Latch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,38,基于Latch進行設計,基于時鐘沿觸發(fā)的寄存器進行設計是當前主流且穩(wěn)健的設計方法，但兩個寄存器之間的Worst Case Logic Path會限制系統(tǒng)的最高運行頻率；在本W(wǎng)ors

17、t Case Logic Path限制系統(tǒng)頻率的同時，而在其他寄存器之間的路徑卻可能處于空閑狀態(tài) 基于Latch的設計方法擁有更為靈活的時序特性，它允許在數(shù)據(jù)的一個鎖存階段(stage)將多余的時間借給下一個階段或者從下一個階段借用時間,Time borrow,2006.4,電子科技大學EDA協(xié)會,39,基于Latch進行設計2,CLB_A + CLB_B,CLB_C,LATCH工作過程,LATCH等效的寄存器工作時序,CLk1,CLk1,2006.4,電子科技大學EDA協(xié)會,40,基于Latch進行設計3,由上頁Slide可以看出基于Latch設計和基于寄存器設計，其在數(shù)據(jù)輸入與數(shù)據(jù)輸出接口

18、上可以獲得相同的效果 但是，在基于Latch的設計中，組合邏輯被電平敏感的Latch分離，它可以使一個組合邏輯使用前一個組合邏輯剩余的時間，也就是Time Borrow或者Slack borrowing Time Borrow可以使電路時鐘邊界處的邏輯使用超過一個時鐘周期寬度的時間，從而可以使電路運行速率高于關鍵路徑的所約束的時鐘頻率！,2006.4,電子科技大學EDA協(xié)會,41,Time Borrow示例,寄存器設計邏輯可以利用的時間,Time Borrow時邏輯 可以利用的時間,借得的時間,由圖中可以看出，通過Latch對關鍵路徑進行Time Borrow設計，可以使邏輯在超過一個時鐘周期

19、的范圍內運行，從而降低或者消除其對時鐘頻率的限制,2006.4,電子科技大學EDA協(xié)會,42,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Latch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,43,ASIC設計中的時鐘原則,Guideline2：當在片上使用PLL產(chǎn)生時鐘時，設置使此PLL無效或者將其旁路的機制，這將便于芯片測試和調試,Rule1：在設計流程中盡早確定設計的時鐘分布架構。要預期時鐘結構可能會產(chǎn)生的影響。

20、 對于大型高速芯片，諸如balanced clock tree這樣的分布策略可能就會需要特別大且高性能的時鐘buffer，這些buffer可能會消耗掉芯片功耗的一半以及大量的芯片面積，所以在設計之初就需要規(guī)劃時鐘,Rule2：將時鐘產(chǎn)生和控制邏輯從所有的功能模塊中分離，放入一個獨立模塊中,Guideline1：使用盡量少的時鐘來完成設計。將不同時鐘域信號同步模塊孤立出來成為一個盡量小和簡單的模塊，這將便于ASIC綜合等設置約束和進行分析,2006.4,電子科技大學EDA協(xié)會,44,ASIC設計中的時鐘原則2,Guideline5：Clock Buffers通常是在物理設計時進行考慮的。在綜合時

21、，時鐘被當作是沒有延遲的理想網(wǎng)絡，所以在進行RTL設計的時候需要進行考慮，也不要去例化Clock Buffer Guideline6：避免片內產(chǎn)生時鐘。片內產(chǎn)生的時鐘將會產(chǎn)生測試問題，因為受到內部產(chǎn)生時鐘驅動的邏輯不能被作為掃描鏈的一部分。添加專門的測試用電路來旁路內部產(chǎn)生的時鐘，使整個掃描鏈由同一時鐘控制,Guideline3：避免使用上升沿和下降沿同時觸發(fā)的邏輯。 Rule3：如果同時使用上升沿和下降沿有效的觸發(fā)器，那么在綜合和作時序分析時，必須建模worst-case duty cycle(最壞的時鐘占空比）；并且將此duty cycle的要求記錄，形成對系統(tǒng)時鐘的要求 Guidelin

22、e4：考慮將上升沿觸發(fā)和下降沿觸發(fā)的flip-flop放在分離的模塊中,2006.4,電子科技大學EDA協(xié)會,45,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Latch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,46,門控時鐘,Guideline7：避免在進行RTL設計的時候對時鐘進行門控 Guideline8：如果要手動在RTL設計的時候對時鐘進行門控，那么將此分離到一個在頂層的獨立模塊中，且手動插入門控一般只能在

23、此頂層模塊中出現(xiàn) Guideline9：劃分設計，保證每個模塊有單一的時鐘，且在本模塊中不對時鐘進行門控,2006.4,電子科技大學EDA協(xié)會,47,門控時鐘2,Guideline10：RTL設計時，當使用門控時鐘降低功耗的時候，不要直接對時鐘進行門控，而是使用同步裝入寄存器的描述風格,Synopsys Power compiler,EDA工具可以根據(jù)代碼自動插入門控時鐘降低功耗,2006.4,電子科技大學EDA協(xié)會,48,門控時鐘3,設計系統(tǒng)級門控時鐘降低功耗,結構1：,這是門控時鐘最基本的實現(xiàn)方式，最為簡單，但是顯然會出現(xiàn)時鐘不完成的現(xiàn)象，并可能在時鐘輸出上存在毛刺（門控信號不穩(wěn)定造成）,

24、2006.4,電子科技大學EDA協(xié)會,49,門控時鐘4,設計系統(tǒng)級門控時鐘降低功耗,結構2：,可以看到，使用Latch很好的解決了時鐘殘缺的問題，也可以去除由于clk_en產(chǎn)生的毛刺，但也存在問題,如果時鐘使能信號距離Latch的鎖存沿太近，那么鎖存輸出就可能出現(xiàn)亞穩(wěn)態(tài)，造成后端門控得到的時鐘不穩(wěn)定,2006.4,電子科技大學EDA協(xié)會,50,門控時鐘5,設計系統(tǒng)級門控時鐘降低功耗,結構3：,可以看到，使用Register進行處理很好的解決了時鐘殘缺問題，也完全可以解決時鐘的亞穩(wěn)態(tài)問題,只可能在源時鐘的下降沿出現(xiàn)亞穩(wěn)態(tài)，但是隨后它與源時鐘低相位相與，不會產(chǎn)生影響,2006.4,電子科技大學ED

25、A協(xié)會,51,門控時鐘6,設計系統(tǒng)級門控時鐘降低功耗,結構4：,為了便于測試，設計可以控制門控時鐘的機制；當位于測試狀態(tài)時，一直使時鐘處于打開狀態(tài),2006.4,電子科技大學EDA協(xié)會,52,門控時鐘7,設計系統(tǒng)級門控時鐘降低功耗,結構5：,在ASIC進行后端測試的時候，有時候可能會將不同時鐘域的邏輯和寄存器連起來進行掃描鏈插入，此時可能某個模塊的時鐘來源可能不是通過它原來的時鐘路徑，而是整個芯片統(tǒng)一的測試時鐘，就此時需要對時鐘進行選擇,選擇工作時鐘和測試時鐘的結構,2006.4,電子科技大學EDA協(xié)會,53,內容,1，跟時鐘相關的參數(shù)概念與分析 2，時鐘樹 3，PLL與DLL 4，基于Lat

26、ch進行設計與Time Borrow 5，ASIC設計中的時鐘使用的基本原則 6，門控時鐘設計的相關技術 7，改善系統(tǒng)時鐘性能以及提高性能速度的幾種方法,2006.4,電子科技大學EDA協(xié)會,54,Register Duplication,Altera QuartusII,通過復制寄存器來提高驅動能力，減少單個寄存器的fanout,2006.4,電子科技大學EDA協(xié)會,55,Register Retiming,Register retiming是一種時序邏輯優(yōu)化技術，它通過在組合邏輯門中移動寄存器來對時序和面積進行優(yōu)化,2006.4,電子科技大學EDA協(xié)會,56,Register Retimi

27、ng2,From QuartusII Handbook,Register Retiming可以通過綜合工具進行調整,2006.4,電子科技大學EDA協(xié)會,57,Pipeline,將一條關鍵路徑使用寄存器打斷，從而使寄存器之間的組合邏輯延時變小，從而可以提高系統(tǒng)工作頻率 Pipeline會提高系統(tǒng)的吞吐量，但是它會引入額外的延時，并且需要使用更多的寄存器，這也帶來資源的消耗,Comb_logic,數(shù)據(jù)輸入,數(shù)據(jù)輸入,數(shù)據(jù)輸出,數(shù)據(jù)輸出,2006.4,電子科技大學EDA協(xié)會,58,Pipeline2,對組合邏輯的重新劃分必須保證數(shù)據(jù)通路上數(shù)據(jù)的一致性(coherency)，也就是說從數(shù)據(jù)通路的原始

28、輸入到數(shù)據(jù)通路的原始輸出必須通過相同數(shù)目的流水寄存器；換句話說，流水寄存器的插入必須位于數(shù)據(jù)流圖的前向通路的割集上,部分可以放置的流水寄存器位置,2006.4,電子科技大學EDA協(xié)會,59,Pipeline3,計算組合邏輯需要插入的流水寄存器的數(shù)量,Comb_logic,一些參數(shù)定義 N：流水級數(shù)（pipeline stages)。它比從原始輸入到原始輸出路徑上面的寄存器數(shù)量多1 Tc：設計在流水后所要達到的時鐘周期寬度 Ts：用于流水的典型寄存器建立時間 Tq，典型寄存器從時鐘沿有效到數(shù)據(jù)輸出有效的時間延遲 Td：組合邏輯從輸入到輸出的最大延遲；包括輸入延時（在設計內部典型的為Tq）和輸出延

29、時,為了確定需要流水的級數(shù)，可以先對設計進行簡單綜合，確定需要調整的組合邏輯延遲時間長度，然后確定需要添加的流水寄存器數(shù)量，優(yōu)化設計 在DC中即可以使用Compile命令得到延遲時間，在代碼中添加流水寄存器,2006.4,電子科技大學EDA協(xié)會,60,Pipeline4,計算組合邏輯需要插入的流水寄存器的數(shù)量,Comb_logic,Pipeline stages,2006.4,電子科技大學EDA協(xié)會,61,Pipeline5,對于流水設計，可以通過在設計的時候通過仔細設計來分離組合邏輯，提高性能 但更推薦的做法是通過EDA綜合工具的Retiming功能自動進行流水并優(yōu)化（但是此時設計人員需要給

30、出流水寄存器的數(shù)量）,利用EDA工具完成流水 在進行RTL代碼設計的時候，將流水寄存器(pipeline registers)放置在數(shù)據(jù)通路RTL代碼的輸入或者輸出處，并且使用Retiming功能將它們移動到最理想位置（在DC中此命令是：optimize_registers) Place the pipeline registers at the inputs of the datapath if the registers have reset/preset and the reset/preset state needs to be preserved during retiming (v

31、astly improves CPU time). Otherwise, pipeline registers can be placed on either inputs or outputs for the same retiming functionality and QoR.,2006.4,電子科技大學EDA協(xié)會,62,Pipeline6,一個乘加單元的例子，采用三級流水,Design Compiler,2006.4,電子科技大學EDA協(xié)會,63,Pipeline7,上頁幻燈片描述方式前后結果,HDL描述的結構,a_reg,a_pipe,a_int,z_reg,a_reg,a_pipe,a_int,z_reg,工具自動優(yōu)化之后的結構,2006.4,電子科技大學EDA協(xié)會,64,Parallel和Repliation（面積換速度）,通過引入多個、完全相同的并行處理單元來提高系統(tǒng)的性能，典型的應用如乒乓操作等,例1：在RTL設計的一個例子,中間組合邏輯的運算需要的時間超過一個系統(tǒng)周期，且邏輯不易分割，可以對其本部分邏輯進行復制，根據(jù)需要可以復制一個或者多個,使能寄存,選擇輸出,注意：在運算周期超過1的時候，這里有Multi