1、1,第2章 微處理器與總線,2,主要內(nèi)容：,微處理器的一般構(gòu)成及工作原理； 8088微處理器的特點(diǎn)、引線及結(jié)構(gòu)； 總線的一般概念； *80386微處理器的特點(diǎn)及結(jié)構(gòu)； *Pentium 4微處理器中的新技術(shù)。,3,2.1 微型機(jī)概述,4,了解：,微處理器的功能； 微處理器的基本組成。,5,微處理器的功能,是計(jì)算機(jī)系統(tǒng)的核心 根據(jù)指令實(shí)現(xiàn)各種相應(yīng)的運(yùn)算 實(shí)現(xiàn)數(shù)據(jù)的暫存 實(shí)現(xiàn)與存儲(chǔ)器和接口的信息通信 .,6,微處理器的一般構(gòu)成,運(yùn)算器 控制器 內(nèi)部寄存器組,7,2.2 8088微處理器,8,主要內(nèi)容：,8088/8086CPU的特點(diǎn) 8088CPU外部引線及功能； 8088CPU的內(nèi)部結(jié)構(gòu)和特點(diǎn)；

2、 各內(nèi)部寄存器的功能； 8088的工作時(shí)序。,9,一、8088/8086CPU的特點(diǎn),了解： 程序與指令 指令執(zhí)行的一般過(guò)程 指令的串行執(zhí)行與并行流水線執(zhí)行 8088/8086CPU的主要特點(diǎn),10,1. 程序和指令,程序： 具有一定功能的指令的有序集合 指令： 由人向計(jì)算機(jī)發(fā)出的、能夠?yàn)橛?jì)算機(jī)所識(shí)別的命令。,11,2. 指令執(zhí)行的一般過(guò)程,取指令 指令譯碼 讀取操作數(shù) 執(zhí)行指令 存放結(jié)果,12,3. 串行和并行方式的指令流水線,串行工作方式： 控制器和運(yùn)算器交替工作，按順序完成 上述指令執(zhí)行過(guò)程。 并行工作方式： 運(yùn)算器和控制器可同時(shí)工作。,13,串行工作方式,8088以前的CPU采用串行工

3、作方式：,取指令1,執(zhí)行 指令1,分析 指令1,CPU,BUS,忙碌,忙碌,取指令2,執(zhí)行 指令2,分析 指令2,14,并行工作方式,8088CPU采用并行工作方式,BIU,EU,取指令1,執(zhí)行 指令1,分析 指令1,CPU,取指令2,執(zhí)行 指令2,分析 指令2,取指令2,執(zhí)行 指令2,分析 指令2,忙碌,忙碌,忙碌,忙碌,忙碌,15,4. 8088/8086 CPU的特點(diǎn),采用并行流水線工作方式 通過(guò)設(shè)置指令預(yù)取隊(duì)列實(shí)現(xiàn) 對(duì)內(nèi)存空間實(shí)行分段管理 將內(nèi)存分為4個(gè)段并設(shè)置地址段寄存器，以實(shí) 現(xiàn)對(duì)1MB空間的尋址 支持多處理器系統(tǒng),CPU內(nèi)部結(jié)構(gòu),存儲(chǔ)器尋址部分,工作模式,16,8088CPU的兩

4、種工作模式,8088可工作于兩種模式下 最小模式 最大模式 最小模式為單處理器模式，控制信號(hào)較少，一般可不必接總線控制器。 最大模式為多處理器模式，控制信號(hào)較多，須通過(guò)總線控制器與總線相連。,17,注意下列幾點(diǎn)： 8086的數(shù)據(jù)線和地址線是復(fù)用的， 8086可用高8位傳送1字節(jié)，也可用低8位傳送1個(gè)字節(jié)，還可一次傳送1個(gè)字 RESET是系統(tǒng)復(fù)位信號(hào),18,兩種工作模式的選擇方式,8088是工作在最小還是最大模式由MN/MX端狀態(tài)決定。MN/MX=0工作于最大模式，反之工作于最小模式,19,二、8088CPU的引線及功能,引腳定義的方法可大致分為： 每個(gè)引腳只傳送一種信息（RD等）； 引腳電平的

5、高低不同的信號(hào)（IO/M等）； CPU工作于不同方式有不同的名稱和定義（WR/LOCK 等）； 分時(shí)復(fù)用引腳（AD7AD0 等） ； 引腳的輸入和輸出分別傳送不同的信息（RQ/GT）,20,主要引線（最小模式下）,地址線和數(shù)據(jù)線： AD7-AD0：低8位地址和數(shù)據(jù)信號(hào)分時(shí)復(fù)用。在傳送地址信號(hào)時(shí)為單向，傳送數(shù)據(jù)信號(hào)時(shí)為雙向。 A19-A16：高4位地址信號(hào)，分時(shí)復(fù)用。 A15-A8 ：輸出8位地址信號(hào)。,21,主要的控制和狀態(tài)信號(hào),WR： 寫(xiě)信號(hào)； RD： 讀信號(hào)； IO/M：為“0”表示訪問(wèn)內(nèi)存， 為“1”表示訪問(wèn)接口； DEN： 低電平有效時(shí)，允許進(jìn)行讀/寫(xiě)操作； RESET：復(fù)位信號(hào)。,2

6、2,例：,當(dāng)WR=1，RD=0，IO/M=0時(shí)， 表示CPU當(dāng)前正在進(jìn)行讀存儲(chǔ)器操作,23,READY信號(hào),24,中斷請(qǐng)求和響應(yīng)信號(hào),INTR：可屏蔽中斷請(qǐng)求輸入端 NMI：非屏蔽中斷請(qǐng)求輸入端 INTA：中斷響應(yīng)輸出端,25,總線保持信號(hào),HOLD：總線保持請(qǐng)求信號(hào)輸入端。當(dāng)CPU 以外的其他設(shè)備要求占用總線時(shí)， 通過(guò)該引腳向CPU發(fā)出請(qǐng)求。 HLDA：總線保持響應(yīng)信號(hào)輸出端。CPU對(duì) HOLD信號(hào)的響應(yīng)信號(hào)。,26,27,三、8088CPU的內(nèi)部結(jié)構(gòu),8088內(nèi)部由兩部分組成： 執(zhí)行單元（EU） 總線接口單元（BIU）,28,執(zhí)行單元包括,運(yùn)算器 8個(gè)通用寄存器 1個(gè)標(biāo)志寄存器 EU部分控

7、制電路,教材第46頁(yè)圖2-6圖,29,執(zhí)行單元,功能 指令譯碼 指令執(zhí)行 暫存中間運(yùn)算結(jié)果 保存運(yùn)算結(jié)果特征,指令的執(zhí)行,在標(biāo)志寄存器FLAGS中,在ALU中完成,在通用寄存器中,30,總線接口單元,功能： 從內(nèi)存中取指令到指令預(yù)取隊(duì)列 負(fù)責(zé)與內(nèi)存或輸入/輸出接口之間的數(shù)據(jù)傳送 在執(zhí)行轉(zhuǎn)移程序時(shí)，BIU使指令預(yù)取隊(duì)列復(fù)位，從指定的新地址取指令，并立即傳給執(zhí)行單元執(zhí)行。,31,結(jié)論,指令預(yù)取隊(duì)列的存在使EU和BIU兩個(gè)部分可同時(shí)進(jìn)行工作，從而 提高了CPU的效率； 降低了對(duì)存儲(chǔ)器存取速度的要求,32,8088的內(nèi)部寄存器,含14個(gè)16位寄存器，按功能可分為三類 8個(gè)通用寄存器 4個(gè)段寄存器 2個(gè)

8、控制寄存器,深入理解：每個(gè)寄存器中數(shù)據(jù)的含義,33,通用寄存器,數(shù)據(jù)寄存器（AX，BX，CX，DX） 地址指針寄存器（SP，BP） 變址寄存器（SI，DI）,34,數(shù)據(jù)寄存器,8088含4個(gè)16位數(shù)據(jù)寄存器，它們又可分為8個(gè)8位寄存器，即： AX BX CX DX,AH，AL,CH，CL,BH，BL,DH，DL,35,數(shù)據(jù)寄存器特有的習(xí)慣用法,AX：累加器。所有I/O指令都通過(guò)AX與接口傳送 信息，中間運(yùn)算結(jié)果也多放于AX中； BX：基址寄存器。在間接尋址中用于存放基地址； CX：計(jì)數(shù)寄存器。用于在循環(huán)或串操作指令 中存放計(jì)數(shù)值； DX：數(shù)據(jù)寄存器。在間接尋址的I/O指令中存放 I/O端口地址

9、；在32位乘除法運(yùn)算時(shí)，存放 高16位數(shù)。,36,地址指針寄存器,SP：堆棧指針寄存器，其內(nèi)容為棧頂?shù)?偏移地址； BP：基址指針寄存器，常用于在訪問(wèn)內(nèi) 存時(shí)存放內(nèi)存單元的偏移地址。,37,BX與BP在應(yīng)用上的區(qū)別,作為通用寄存器，二者均可用于存放數(shù)據(jù)； 作為基址寄存器，用BX表示所尋找的數(shù)據(jù)在數(shù)據(jù)段；用BP則表示數(shù)據(jù)在堆棧段。,38,變址寄存器,SI：源變址寄存器 DI：目標(biāo)變址寄存器 變址寄存器常用于指令的間接尋址或變址尋址。特別是在串操作指令中，用SI存放源操作數(shù)的偏移地址，而用DI存放目標(biāo)操作數(shù)的偏移地址。,39,段寄存器,用于存放相應(yīng)邏輯段的段基地址 CS：代碼段寄存器。代碼段存放指

10、令代碼 DS：數(shù)據(jù)段寄存器 ES：附加段寄存器 SS：堆棧段寄存器：指示堆棧區(qū)域的位置,存放操作數(shù),40,控制寄存器,IP：指令指針寄存器，其內(nèi)容為下一條要執(zhí)行 指令的偏移地址 FLAGS：標(biāo)志寄存器，存放運(yùn)算結(jié)果的特征 6個(gè)狀態(tài)標(biāo)志位（CF，SF，AF，PF，OF，ZF） 3個(gè)控制標(biāo)志位（IF，TF，DF）,41,四、存儲(chǔ)器尋址,段基地址（16位）, , ,31,0,15,0 0 0 0,段基地址（16位）,段首地址, , ,19,0,4, , ,段首的偏移地址： 0000H,42,物理地址,段基地址 =6000H 段首地址 偏移地址 物理地址,數(shù)據(jù)段,60009H,00H,12H,6000

11、0H,0009H,43,四、存儲(chǔ)器尋址,物理地址由段基地址和偏移地址組成,物理地址=段基地址16+偏移地址,0 0 0 0,段首地址, , ,19,0,4, , ,偏移地址,+,物理地址,44,例：,已知 CS=1055H， DS=250AH ES=2EF0H SS=8FF0H 某操作數(shù)偏移地址=0204H， 畫(huà)出各段在內(nèi)存中的分布、段首地址及操作數(shù)的物理地址。,45,例題解答,設(shè)操作數(shù)在數(shù)據(jù)段，則操作數(shù)的物理地址為： 250AH 16+0204H = 252A4H,10550H,250A0H,2EF00H,8FF00H,CS,DS,ES,SS,46,堆棧及堆棧段的使用,堆棧：內(nèi)存中一個(gè)特殊區(qū)

12、域，用于存放暫時(shí)不用或需要保護(hù)的數(shù)據(jù)。 常用于響應(yīng)中斷或子程序調(diào)用。,47,例：,若已知（SS）=1000H （SP）=0100H 則堆棧段的段首地址 = ？ 棧頂?shù)刂?？ 若該段最后一個(gè)單元 地址為10200H，則棧底=？,段首,棧底,棧頂,堆棧區(qū),48,五、時(shí)序,時(shí)序的概念：CPU各引腳信號(hào)在時(shí)間上的關(guān)系 總線周期：CPU完成一次訪問(wèn)內(nèi)存（或接口） 操作所需要的時(shí)間。一個(gè)總線周期 至少包括4個(gè)時(shí)鐘周期。,49,微處理器的一般工作過(guò)程,一個(gè)程序工作例（求解5+8）,取指令1,取操作數(shù)1,取指令2,執(zhí)行指令2,50,2.5 系統(tǒng)總線,51,主要內(nèi)容：,總線的基本概念和分類； 總線的工作方式；

13、常用系統(tǒng)總線標(biāo)準(zhǔn)。,52,一、概述,總線： 是一組導(dǎo)線和相關(guān)的控制、驅(qū)動(dòng)電路的集合。是計(jì)算機(jī)系統(tǒng)各部件之間傳輸?shù)刂贰?shù)據(jù)和控制信息的通道。,地址總線（AB） 數(shù)據(jù)總線（DB） 控制總線（CB）,53,總線分類,CPU總線 系統(tǒng)總線 外部總線,片內(nèi)總線 片外總線,按相對(duì)CPU的位置分,按層次結(jié)構(gòu)分,內(nèi)部總線：CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線。 系統(tǒng)總線：CPU同計(jì)算機(jī)系統(tǒng)的其他高速功能部件，如存儲(chǔ)器、通道等互相連接的總線。 I/O總線：中、低速I/O設(shè)備之間互相連接的總線。,54,二、總線的系統(tǒng)結(jié)構(gòu),單總線結(jié)構(gòu),在許多單處理器的計(jì)算機(jī)中，使用一條單一的系統(tǒng)總線來(lái)連接CPU、主存和I/O

14、設(shè)備，叫做單總線結(jié)構(gòu)。如圖所示： 此時(shí)要求連接到總線上的邏輯部件必須高速運(yùn)行，以便在某些設(shè)備需要使用總線時(shí)能迅速獲得總線控制權(quán)；而當(dāng)不再使用總線時(shí)，能迅速放棄總線控制權(quán)。,55,多總線結(jié)構(gòu),2.雙總線結(jié)構(gòu) 這種結(jié)構(gòu)保持了單總線系統(tǒng)簡(jiǎn)單、易于擴(kuò)充的優(yōu)點(diǎn)，但又在CPU和主存之間專門(mén)設(shè)置了一組高速的存儲(chǔ)總線，使CPU可通過(guò)專用總線與存儲(chǔ)器交換信息，并減輕了系統(tǒng)總線的負(fù)擔(dān)，同時(shí)主存仍可通過(guò)系統(tǒng)總線與外設(shè)之間實(shí)現(xiàn)DMA操作，而不必經(jīng)過(guò)CPU。當(dāng)然這種雙總線系統(tǒng)以增加硬件為代價(jià)。如圖所示：,56,面向CPU的雙總線結(jié)構(gòu),存儲(chǔ)器與I/O接口間無(wú)直接通道,CPU,M,I/O,I/O,I/O,57,面向存儲(chǔ)器的

15、雙總線結(jié)構(gòu),在單總線結(jié)構(gòu)基礎(chǔ)上增加一條CPU到存儲(chǔ)器的高速總線,CPU,M,I/O,I/O,I/O,58,3.三總線結(jié)構(gòu) 它是在雙總線系統(tǒng)的基礎(chǔ)上增加I/O總線形成的。 ,在DMA方式中，外設(shè)與存儲(chǔ)器間直接交換數(shù)據(jù)而不經(jīng)過(guò)CPU，從而減輕了CPU對(duì)數(shù)據(jù)輸入輸出的控制，而“通道”方式進(jìn)一步提高了CPU的效率。通道實(shí)際上是一臺(tái)具有特殊功能的處理器，又稱為IOP(I/O處理器),它分擔(dān)了一部分CPU的功能，以實(shí)現(xiàn)對(duì)外設(shè)的統(tǒng)一管理及外設(shè)與主存之間的數(shù)據(jù)傳送。顯然，由于增加了IOP，使整個(gè)系統(tǒng)的效率大大提高。然而這是以增加更多的硬件代價(jià)換來(lái)的。,59,總線操作,特點(diǎn)： 任意時(shí)刻，總線上只能有一對(duì)設(shè)備進(jìn)行

16、信息交換。（分時(shí)） 總線周期 微處理器通過(guò)外部總線對(duì)存儲(chǔ)器或I/O端口進(jìn)行一次讀/寫(xiě)操作的過(guò)程。 一個(gè)總線周期內(nèi)做的操作： 總線請(qǐng)求 總線仲裁 尋址 數(shù)據(jù)傳送,60,總線性能指標(biāo) 總線的帶寬,總線本身所能達(dá)到的最高傳輸速率，是衡量總線性能的 重要指標(biāo)，單位兆字節(jié)每秒(MB/s)。,【例1】(1)某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，則總線帶寬是多少? (2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，則總線帶寬是多少? 解 (1)設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示， 根據(jù)定義可得 Dr = D/T = D1/T = Df =4B331000000/s=132MB/s (2)64位=8B， Dr= Df =8B661000000/s=528MB/s,61,總線的基本功能,數(shù)據(jù)傳送 同步方式 異步方式 仲裁控制 鏈?zhǔn)讲樵兎绞?計(jì)數(shù)器查詢方式 獨(dú)立請(qǐng)求方式 出錯(cuò)處理 總線驅(qū)動(dòng),62,同步、異步方式,在同步定時(shí)協(xié)議中，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號(hào)來(lái)確定。由于采用了公共時(shí)鐘，每個(gè)功能模塊什么時(shí)候發(fā)送或接收信息都由統(tǒng)一時(shí)鐘規(guī)定，因此，同步定時(shí)具有較高的傳輸頻率。 同步定時(shí)適用于總線長(zhǎng)度較短、各功能模塊存