1、嵌入式技術(shù)與應(yīng)用 基于EDA技術(shù)的嵌入式系統(tǒng)設(shè)計(jì),SOC： SYSTEM ON A CHIP,SOPC： SYSTEM ON A PROGAMMABLE CHIP,EDA技術(shù)及其發(fā)展,EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：,使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；,在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出。,電子技術(shù)全方位納入EDA領(lǐng)域；,EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容；,更大規(guī)模的FPGA和CPLD器件的不斷推出；,基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；,軟

2、硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；,SoC高效低成本設(shè)計(jì)技術(shù)的成熟。,方案論證與系統(tǒng)級(jí)構(gòu)建 獨(dú)立于硬件的系統(tǒng)行為評(píng)估和設(shè)計(jì)。系統(tǒng)仿真：包括系統(tǒng)級(jí)的硬件設(shè)計(jì)與仿真，軟件設(shè)計(jì)與仿真,現(xiàn)代電子系統(tǒng)設(shè)計(jì)流程,將硬件系統(tǒng)設(shè)計(jì)文件轉(zhuǎn)換成可綜合（RTL）硬件描述語言（HDL）。 進(jìn)行功能仿真,將硬件描述語言轉(zhuǎn)換成標(biāo)準(zhǔn)網(wǎng)表文件，如EDIF、VHDL、Verilog等,通過結(jié)構(gòu)綜合或適配（芯片內(nèi)的布線布局），將標(biāo)準(zhǔn)網(wǎng)表文件轉(zhuǎn)換成芯片下載文件。進(jìn)行時(shí)序仿真,硬件系統(tǒng)實(shí)現(xiàn)。硬件系統(tǒng)測(cè)試與調(diào)試 HARDWEAR DEBUGERRING,軟件設(shè)計(jì)與調(diào)試。 SOFTWEAR DEBUG

3、ERRING,系統(tǒng)設(shè)計(jì)完成,傳統(tǒng)電子系統(tǒng)設(shè)計(jì)流程,根據(jù)方案和系統(tǒng)指標(biāo)選購硬件，并設(shè)計(jì)電路板，即硬件系統(tǒng)實(shí)際,自頂向下的設(shè)計(jì)流程,自底向上的設(shè)計(jì)流程,方案論證，與算法確定,軟件設(shè)計(jì)與調(diào)試。 SOFTWEAR DEBUGERRING,硬件系統(tǒng)測(cè)試與調(diào)試,系統(tǒng)設(shè)計(jì)完成，或系統(tǒng)中的某一模塊實(shí)際完成,EDA設(shè)計(jì)流程與傳統(tǒng)技術(shù)設(shè)計(jì)流程比較,EDA技術(shù),ASIC設(shè)計(jì),FPGA/CPLD 可編程ASIC 設(shè)計(jì),門陣列 （MPGA）； 標(biāo)準(zhǔn)單元 （CBIC）； 全定制； （FCIC）； ASIC設(shè)計(jì),SOPC/SOC,混合 ASIC 設(shè)計(jì),EDA技術(shù)實(shí)現(xiàn)目標(biāo),作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC，通過三種途徑來

4、完成：,基于EDA技術(shù)的FPGA基本設(shè)計(jì),SOPC系統(tǒng)設(shè)計(jì),DSP技術(shù)及DSP系統(tǒng)設(shè)計(jì),單片機(jī)系統(tǒng)設(shè)計(jì),嵌入式系統(tǒng)設(shè)計(jì),+,+,+,大規(guī)模FPGA,Nios嵌入式系統(tǒng)IP軟核,Flash ROM,固體硬盤,SRAM,內(nèi)存,SDRAM,內(nèi)存,嵌入式Bios,嵌入式ROM,嵌入式RAM,嵌入式FIFO,SDRAM控制模塊,硬件DSP模塊,RS232,CAN控制器,DMA,VGA控制器,RS232接口電路,PS2鍵盤接口,PS2鼠標(biāo)接口,Ethernet接口,內(nèi)部時(shí)鐘,PIC接口,浮點(diǎn)算術(shù)協(xié)處理器,VGA接口,PS/2鍵盤/ 鼠標(biāo)接口,D/A接口,A/D接口,LCD接口,LED接口,USB控制器,U

5、ART FIFO,并行接口,圖象或語音采樣接口,立體聲輸出接口,通用I/O口,應(yīng)用系統(tǒng),SOPC,32點(diǎn)正弦波（未濾波）,1/8 FSK輸出波形,EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較,手工設(shè)計(jì)方法的缺點(diǎn)是： 1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 2)如果某一過程存在錯(cuò)誤，查找和修改十分不便。 3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。 4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)。,EDA技術(shù)有很大不同： 1)采用硬件描述語言作為設(shè)計(jì)輸入。 2)庫(Library)的引入。 3)設(shè)計(jì)文檔的管理。 4)強(qiáng)大的系統(tǒng)建模、電路仿真

6、功能。 5)具有自主知識(shí)產(chǎn)權(quán)。 6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性。 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。 9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。 10)高速性能好。 11)純硬件系統(tǒng)的高可靠性。,DSP設(shè)計(jì)技術(shù)演進(jìn)(1),專用數(shù)字信號(hào)處理機(jī),數(shù)字信號(hào)處理器DSP,超大規(guī)?？删幊逃布?shí)現(xiàn),專用數(shù)字信號(hào)處理機(jī)（早期）,如FFT機(jī)，只適用于某一特定的信號(hào)處理應(yīng)用。 優(yōu)點(diǎn)：速度快、實(shí)時(shí)性強(qiáng) 缺點(diǎn)：系統(tǒng)規(guī)模小、通用性差、電路不靈活 無法面向用戶，按照用戶的要求改變?cè)O(shè) 計(jì)結(jié)構(gòu)，和功能特性,DSP設(shè)計(jì)技術(shù)演進(jìn)(2),數(shù)字信號(hào)處

7、理器（DSP）,如TI公司的TMS320系列。 適用于語音處理、窄帶通信、低速圖像處理。 優(yōu)點(diǎn)：速度快、軟件實(shí)現(xiàn)、靈活性高、便于實(shí)現(xiàn)復(fù)雜算法 缺點(diǎn)：實(shí)時(shí)性差（但在多數(shù)情況下滿足要求。也推出了高 性能的DSP，如TI的C6x系列）,DSP設(shè)計(jì)技術(shù)演進(jìn)(3),超大規(guī)?？删幊逃布?shí)現(xiàn)（FPGA）,如Altera公司的APEX、APEX II、Stratix系列等，開 發(fā)工具包為DSP Builder。 適用于寬帶通信、高速圖像處理。 優(yōu)點(diǎn)：速度最快、可編程邏輯實(shí)現(xiàn)、靈活性高、實(shí)時(shí)性強(qiáng) 缺點(diǎn)：同DSP軟件相比，實(shí)現(xiàn)相同算法需要更高成本。 但在高速、實(shí)時(shí)性要求的應(yīng)用中，如軟件無線電的 數(shù)字中頻處理中，已

8、成為必不可少、非此莫屬了！,DSP設(shè)計(jì)技術(shù)演進(jìn)(4),DSP設(shè)計(jì)新工具-DSP Builder(1),Altera公司DSP Builder，支持Altera公司超大規(guī)模FPGA，整合了整個(gè)DSP設(shè)計(jì)與實(shí)現(xiàn)的流程。主要包含： 1、MATLAB/Simulink仿具庫支持、 2、Simulink模型到VHDL的設(shè)計(jì)轉(zhuǎn)換支持、設(shè)計(jì)的VHDL綜合、 3、ModelSim VHDL仿真庫支持、 4、FPGA的后端布局布線。 通過Signal Compiler，DSP Builder將MATLAB/Simulink系統(tǒng)仿真、 VHDL綜合器、Quartus II工具緊密結(jié)合在一起，大大簡(jiǎn)化了DSP的設(shè)計(jì)

9、與 實(shí)現(xiàn)流程，具有劃時(shí)代的意義。,DSP設(shè)計(jì)新工具-DSP Builder(2),DSP Builder提供了從MATLAB/Simulink、VHDL綜合、VHDL仿真、FPGA實(shí)現(xiàn)的統(tǒng)一的庫支持。使仿真驗(yàn)證與設(shè)計(jì)最大程度的簡(jiǎn)化。 DSP Builder支持完全基于IP Core的設(shè)計(jì)。除了數(shù)字信號(hào)處理所需要的絕大多數(shù)的Core之外，還支持Altera公司的其它MegaCore，使設(shè)計(jì)更為容易。 支持的MegaCore如下： FFT Compiler FIR Compiler IIR Compiler NCO Compiler Reed-Solomon Compiler Symbol Int

10、erleaver/Deinterleaver Viterbi Compiler,現(xiàn)代DSP設(shè)計(jì)技術(shù)-DSP Builder設(shè)計(jì)流程,系統(tǒng)設(shè)計(jì)、系統(tǒng)仿真 Matlab/Simulink,將設(shè)計(jì)轉(zhuǎn)換為HDL Signal Compiler,HDL邏輯綜合 Synplify/Leonardo Spectrum,FPGA實(shí)現(xiàn) Quartus II,現(xiàn)代DSP設(shè)計(jì)技術(shù)-Matlab/Simulink(1),Simulink,系統(tǒng)建模、仿真,現(xiàn)代DSP設(shè)計(jì)技術(shù)-Matlab/Simulink(2),系統(tǒng)仿真結(jié)果,現(xiàn)代DSP設(shè)計(jì)技術(shù)-Signal Compiler(1),Signal Compiler 設(shè)計(jì)

11、轉(zhuǎn)換 綜合 編譯/布局布線,轉(zhuǎn)換為VHDL,VHDL綜合,Quartus II編譯,現(xiàn)代DSP技術(shù)-Signal Compiler(2),Signal Compiler 設(shè)計(jì)轉(zhuǎn)換 綜合 （后臺(tái)調(diào)用） 編譯/布局布線（后臺(tái)調(diào)用）,A.自動(dòng)設(shè)計(jì)流程,基于FPGA的硬件DSP系統(tǒng)等設(shè)計(jì)流程,B.手動(dòng)設(shè)計(jì)流程,1、MATLAB/Simulink建模,2、系統(tǒng)仿真,3、DSP Builder完成VHDL轉(zhuǎn)換、綜合、適配、下載,4、嵌入式邏輯分析儀實(shí)時(shí)測(cè)試（可顯示 模擬波形）,1、MATLAB/Simulink建模,2、系統(tǒng)仿真,3、DSP Builder完成VHDL轉(zhuǎn)換、綜合、適配,5、QuartusII直接完成適配（進(jìn)行優(yōu)化設(shè)置）,4、Modelsim對(duì)TestBench功能仿真,6、QuartusII完成時(shí)序仿真,8、下載/配置,9、嵌入式邏輯分析儀實(shí)時(shí)測(cè)試（只能顯示數(shù)字波形）,10、除去嵌入式邏輯分析儀后下載測(cè)試,12、設(shè)計(jì)完成,7、引腳鎖定,11、對(duì)配置器件編程,現(xiàn)代DSP技術(shù)應(yīng)用方向,應(yīng)用MATLAB/DSP Builder/QuartusII和FPGA器件 可完成以下4方面的設(shè)計(jì) 1、普通硬件系統(tǒng)開發(fā)。 如：工業(yè)智能控制系統(tǒng)、電子信息模塊等，