1、第四章 微處理器外部特性,西南石油大學計算機科學學院 教 師 鄭 津,如何設(shè)計實現(xiàn)搶答器？,問題： 搶答器微處理器怎樣與各部件構(gòu)成完整系統(tǒng)？,2,教學重點,最小組態(tài)下的基本引腳 最小組態(tài)下的總線形成 最小組態(tài)下的總線時序,3,8088的引腳信號和總線形成,外部特性表現(xiàn)在其引腳信號上，學習時請?zhí)貏e關(guān)注以下幾個方面： 引腳的功能 信號的流向 有效電平 三態(tài)能力,指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示,信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的,起作用的邏輯電平高、低電平有效上升、下降邊沿有效,低電平、高電平、高阻態(tài),4,8088的兩種組態(tài)模式,兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用

2、系統(tǒng) 最小組態(tài)模式 構(gòu)成小規(guī)模的應(yīng)用系統(tǒng) 8088本身提供所有的系統(tǒng)總線信號 最大組態(tài)模式 構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值運算協(xié)處理器8087 8088和總線控制器8288共同形成系統(tǒng)總線信號,5,兩種組態(tài)利用MN/MX引腳區(qū)別 MN/MX接高電平為最小組態(tài)模式 MN/MX接低電平為最大組態(tài)模式 兩種組態(tài)下的內(nèi)部操作并沒有區(qū)別 IBM PC/XT采用最大組態(tài) 本書以最小組態(tài)展開基本原理,8088的兩種組態(tài)模式,6,8088的兩種組態(tài)模式,7,8088的引腳圖,數(shù)據(jù)和地址引腳 讀寫控制引腳 中斷請求和響應(yīng)引腳 總線請求和響應(yīng)引腳 其它引腳,8,1. 數(shù)據(jù)和地址引腳,AD7AD0（Add

3、ress/Data） 地址/數(shù)據(jù)分時復用引腳，雙向、三態(tài) 在訪問存儲器或外設(shè)的總線操作周期中： 引腳在第一個時鐘周期輸出存儲器或I/O端口的低8位地址A7 A0 其他時間用于傳送8位數(shù)據(jù)D7 D0,A15A8（Address） 中間8位地址引腳，輸出、三態(tài) 這些引腳在訪問存儲器或外設(shè)時，提供全部20位地址中的中間8位地址A15A8,9,A19/S6A16/S3（Address/Status） 地址/狀態(tài)分時復用引腳，輸出、三態(tài) 訪問存儲器的第一個時鐘周期：輸出高4位地址A19A16 在訪問外設(shè)的第一個時鐘周期：全部輸出低電平無效 其他時間輸出狀態(tài)信號S6S3,2. 讀寫控制引腳,ALE（Add

4、ress Latch Enable） 地址鎖存允許: 輸出、三態(tài)、高電平有效 ALE引腳高有效時:復用引腳AD7AD0和A19/S6A16/S3正在傳送地址信息 用途：鎖存地址 由于地址信息在這些復用引腳上出現(xiàn)的時間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來,10,DEN*（Data Enable） 數(shù)據(jù)允許，輸出、三態(tài)、低電平有效 有效時，表示當前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動,DT/R*（Data Transmit/Receive） 數(shù)據(jù)發(fā)送/接收，輸出、三態(tài) 該信號控制數(shù)據(jù)收發(fā)器對數(shù)據(jù)的驅(qū)動方向 高電平：數(shù)據(jù)自CPU輸出（發(fā)送） 低電平：數(shù)據(jù)輸入CPU（接收

5、）,2. 讀寫控制引腳（續(xù)1）,IO/M*（Input and Output/Memory） I/O或存儲器訪問：輸出、三態(tài) 引腳輸出高電平： CPU將訪問I/O端口，地址總線A15A0提供16位I/O地址 引腳輸出低電平： CPU將訪問存儲器，地址總線A19A0提供20位存儲器地址,WR*（Write） 寫控制，輸出、三態(tài)、低電平有效 有效時，表示CPU正在寫出數(shù)據(jù)給存儲器或I/O端口 RD*（Read） 讀控制，輸出、三態(tài)、低電平有效 有效時，表示CPU正在從存儲器或I/O端口讀入數(shù)據(jù),11,2. 讀寫控制引腳（續(xù)2）,IO/M*、WR*和RD*是最基本的控制信號 組合后，控制4種基本的總

6、線周期,12,2. 讀寫控制引腳（續(xù)3）,READY 存儲器或I/O口就緒，輸入、高電平有效 在總線操作周期中，8088 CPU會在第3個時鐘周期的前沿測試該引腳用于總線擴展同步方式 如果測到高有效，CPU直接進入第4個時鐘周期 如果測到無效，CPU將插入等待周期Tw CPU在等待周期中仍然要監(jiān)測READY信號，有效則進入第4個時鐘周期，否則繼續(xù)插入等待周期Tw,13,SS0*（System Status 0） 最小組態(tài)模式下的系統(tǒng)狀態(tài)輸出信號 它與IO/M*和DT/R*一道，通過編碼指示CPU在最小組態(tài)下的8種工作狀態(tài)：,READY信號的使用,總線周期(4T),例如： 一個總線周期包含4個時

7、鐘周期,送地址,讀/寫數(shù)據(jù),結(jié)束,送地址,讀/寫數(shù)據(jù),結(jié)束,總線周期(5T),檢測ready=1,檢測ready=0,檢測ready=1,14,3. 中斷請求和響應(yīng)引腳,INTR（Interrupt Request） 可屏蔽中斷請求，輸入、高電平有效 有效時，表示請求設(shè)備向CPU申請可屏蔽中斷 該請求的優(yōu)先級別較低，并可通過關(guān)中斷指令CLI清除標志寄存器中的IF標志、從而對中斷請求進行屏蔽,INTA*（Interrupt Acknowledge） 可屏蔽中斷響應(yīng)，輸出、低電平有效 有效時，CPU響應(yīng)INTR引腳的中斷請求，CPU進入中斷響應(yīng)周期 中斷響應(yīng)周期連續(xù)的兩個總線周期 第一個負脈沖通知

8、外設(shè)，其中斷請求已被響應(yīng) 第二個負脈沖，令有關(guān)設(shè)備將中斷向量號送到數(shù)據(jù)總線,15,NMI（Non-Maskable Interrupt） 不可屏蔽中斷請求，輸入、上升沿有效 有效時，表示外界向CPU申請不可屏蔽中斷 該請求的優(yōu)先級別高于INTR，并且不能在CPU內(nèi)被屏蔽 當系統(tǒng)發(fā)生緊急情況時，可通過他向CPU申請不可屏蔽中斷服務(wù),主機與外設(shè)進行數(shù)據(jù)交換通常采用可屏蔽中斷 不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障,4. 總線請求和響應(yīng)引腳,HOLD 總線保持（即總線請求），輸入、高電平有效 有效時，表示其他總線主控設(shè)備向CPU申請占有總線 該信號從有效回到無效時：表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)

9、束，通知CPU收回對總線的控制權(quán),16,HLDA（HOLD Acknowledge） 總線響應(yīng)，輸出、高電平有效 有效時，表示CPU已響應(yīng)總線請求并已將總線釋放 此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線 待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán),DMA控制器等主控設(shè)備通過HOLD申請 占用系統(tǒng)總線（通常由CPU控制）,5. 其它引腳,RESET 復位請求，輸入、高電平有效 該信號有效，將使CPU回到其初始狀態(tài)；返回無效時，CPU重新開始工作 8088復位后CSFFFFH、IP0000H

10、，所以程序入口在物理地址FFFF0H,CLK（Clock） 時鐘輸入 系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號。,17,5. 其它引腳（續(xù)2）,Vcc 電源輸入，向CPU提供5V電源 GND 接地，向CPU提供參考地電平,18,MN/MX*（Minimum/Maximum） 組態(tài)選擇，輸入 接高電平時，8088引腳工作在最小組態(tài)；反之，8088工作在最大組態(tài),5. 其它引腳（續(xù)3）,TEST* 測試，輸入、低電平有效 配合WAIT指令使用 執(zhí)行WAIT指令，CPU產(chǎn)生等待，并在每個時鐘周期對TEST*進行測試：如果無效，則程序踏步并繼續(xù)測試；直到TEST*有效 在使用協(xié)處理器8087時，通過引腳

11、和WAIT指令，可使8088與8087的操作保持同步,19,“引腳”小結(jié),CPU引腳是系統(tǒng)總線的基本信號，可以分成三類信號： 8位數(shù)據(jù)線：D0D7 20位地址線：A0A19 控制線： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND,20,課堂練習,8088具有 根地址線。在訪問內(nèi)存時使用地址 ，可直接尋址 容量的內(nèi)存范圍；在訪問外設(shè)時使用地址線 ，共能尋址 個輸入輸出端口。 總線是指傳遞信息的一組公用導線，系統(tǒng)總線信號一般分為3組，分別是： 、 、 。 CPU在 狀態(tài)開始檢查READY信號， 電平時有效，說明

12、存儲器或I/O端口準備就緒，下一個時鐘周期可進行數(shù)據(jù)的讀寫；否則，CPU可自動插入一個或幾個 ，以延長總線周期。 8086接到INTR引腳的外部設(shè)備請求信號后如響應(yīng)中斷，就進入中斷響應(yīng)總線周期，并在 時從數(shù)據(jù)總線上得到 號。 8086CPU在系統(tǒng)復位時CS的初值為 ，IP的初值為 。,20,00000H- FFFFFH,1MB,A15-A0,64K,數(shù)據(jù)總線,地址總線,控制總線,T3,高,TW,第二個INTA*,中斷向量,FFFFH,0000H,21,如何設(shè)計實現(xiàn)搶答器？,問題： CPU引腳是如何與外部連接的呢？,22,最小組態(tài)的總線形成,（1）20位地址總線 采用3個三態(tài)透明鎖存器8282進

13、行鎖存和驅(qū)動 （2）8位數(shù)據(jù)總線 采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動 （3）系統(tǒng)控制信號 由8088引腳直接提供,23,最大組態(tài)的引腳定義,不同的控制信號： S2*、S1*、S0*3個狀態(tài)信號，表達CPU的工作狀態(tài)，共8種 LOCK*總線封鎖信號 QS1、QS0指令隊列狀態(tài)信號 RQ*/GT0*、RQ*/GT1*2個總線請求/同意信號,8088的數(shù)據(jù)/地址等引腳在最大組態(tài)與最小組態(tài)時相同,24,最大組態(tài)的總線形成, 系統(tǒng)地址總線 采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器 74LS244 系統(tǒng)數(shù)據(jù)總線 通過三態(tài)雙向緩沖器74LS245形成和驅(qū)動 系統(tǒng)控制總線 主要由總線控制器8288形成 M

14、EMR*、MEMW*、IOR*、IOW*、INTA*,25,如何設(shè)計實現(xiàn)搶答器？,問題： 微處理器CPU引腳是如何與外部相互配合,26,8088的總線時序,時序（Timing）是指信號高低電平(有效或無效)變化及相互間的時間順序關(guān)系。 總線時序：總線操作中相關(guān)信號的時序，即描述CPU引腳如何實現(xiàn)總線操作,什么是總線操作？,27,8088的總線時序（續(xù)1）,總線操作：指CPU通過總線對外的各種操作 8088的總線操作主要有： 存儲器讀、I/O讀操作 存儲器寫、I/O寫操作 中斷響應(yīng)操作 總線請求及響應(yīng)操作 CPU正在進行內(nèi)部操作、并不進行實際對外操作的空閑狀態(tài)Ti 描述總線操作的微處理器時序有三

15、級： 指令周期 總線周期 時鐘周期,什么是指令、總線和時鐘周期？,28,8088的總線時序（續(xù)2）,指令周期：指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周期 總線周期：指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程 8088的基本總線周期需要4個時鐘周期 4個時鐘周期編號為T1、T2、T3和T4 總線周期中的時鐘周期也被稱作“T狀態(tài)” 時鐘周期的時間長度就是時鐘頻率的倒數(shù) 當需要延長總線周期時需要插入等待狀態(tài)Tw,何時有總線周期？,演示,29,總線周期,基本總線周期由4個T狀態(tài)組成：T1、T2、T3、T4 空閑時鐘周期Ti，在兩個總線周

16、期之間插入,30,等待狀態(tài),31,8088的總線時序（續(xù)3）,任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼 任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期 任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期 只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期 CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期,32,課堂練習,在8088最小組態(tài)中，有指令“OR 2000H ，AX”（指令長度為3字節(jié)），那么讀取指令和執(zhí)行該指令各需要幾個總線周期？它們各是什么樣的總線周期？ 答：讀取指令時需要3個存儲器讀總線周期； 執(zhí)行指令時需要2個存儲

17、器讀總線周期和2個存儲器寫總線周期。,33,8088的總線時序（小結(jié)）,總線操作中如何實現(xiàn)時序同步是關(guān)鍵！ CPU總線周期采用同步時序： 各部件都以系統(tǒng)時鐘信號為基準 當相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器） CPU與外設(shè)接口常采用異步時序 它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作,34,最小組態(tài)的總線時序,本節(jié)展開微處理器最基本的4種總線周期 存儲器讀總線周期 存儲器寫總線周期 I/O讀總線周期 I/O寫總線周期,35,1、最小組態(tài)存儲器寫總線周期,T1狀態(tài)輸出20位存儲器地址A19A0 IO/M*輸出低電平，表示存儲器操作； ALE輸出正脈沖，表示復用總線輸出

18、地址 T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,最小組態(tài),36,2、最小組態(tài) I/O寫總線周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,輸出數(shù)據(jù),0000,S6S3,READY,（高電平）,IO/M*,WR*,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復用總線輸出地址 T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,DT/R*,DEN*,最小組態(tài),37,3、最小組態(tài)存儲器讀總線周期,READY,T1狀態(tài)輸出20位存儲器地址A19A0 IO/M*輸出低電平，表示存儲器操作； ALE輸出正脈沖，表示復用總線輸出地址 T2狀態(tài)輸出控制信號RD* T3和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送,最小組態(tài),38,4、最小組態(tài) I/O讀總線周期,READY,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復用總線輸出地址 T2