1、第2章 組合邏輯器件與電路,2.1 集成邏輯門 2.2 常用MSI組合邏輯模塊 2.3 組合邏輯電路分析 2.4 組合邏輯電路設計 *2.5 組合邏輯電路中的競爭與險象,2.1 集 成 邏 輯 門,2.1.1 雙極型邏輯門電路,1. TTL與非門電路 (1) 電路組成 TTL邏輯門電路的基本形式是與非門， 其典型電路如圖2 -1所示，它在結構上可分為輸入級、中間級和輸出級三個部分。 輸入級是由多射極晶體管V1和電阻R1組成的一個與門，實現(xiàn)輸入邏輯變量A、 B、 C的“與”運算功能。 V1管的電流放大作用， 有利于提高V1管從飽和到截止的轉換速度。,中間級是由V2、R2及R3組成的一個電壓分相器

2、。它在V2的發(fā)射極與集電極上分別得到兩個相位相反的電壓，以驅動輸出級三極管V4、V5輪流導通。 輸出級是由V3、V4、V5和R4、R5組成的一個非門。其中V5為驅動管，達林頓復合晶體管V3、V4與電阻R4、R5一起構成了V5的有源負載。輸出級采用的推挽結構，使V4、V5輪流導通，輸出阻抗較低，有利于改善電路的輸出波形， 提高電路的負載能力。,圖 2 - 1 典型TTL與非門電路,2) 工作原理,圖 2 - 2 輸入全為高電平時的工作狀態(tài),圖 2 - 3 輸入有低電平時的工作狀態(tài),3) 電路功能 如果用邏輯“1”表示高電平(+3.6 V)， 用邏輯“0”表示低電平(+0.3V)， 則根據(jù)前面分析

3、可知，該電路只有當輸入變量A、 B、 C全部都為1時，輸出才為0，實現(xiàn)了三變量A、B、C的與非運算： 。 因此， 該電路是一個三輸入與非門。,2集電極開路門和三態(tài)門,1) 集電極開路門 集電極開路門簡稱OC門(Open-Collector Gate)， 它是將TTL與非門輸出級的倒相器V5管的集電極有源負載V3、V4及電阻R4、R5去掉，保持V5管集電極開路而得到的。由于V5管集電極開路， 因此使用時必須通過外部上拉電阻RL接至電源EC。EC可以是不同于UCC的另一個電源。 ,圖 2 - 4 OC門邏輯符號 (a) 國標符號； (b) 慣用符號,OC門的邏輯符號如圖2 - 4所示。國標符號中的

4、 表示邏輯門是集電極開路輸出。 OC門之所以允許輸出端直接連在一起，是因為RL的阻值可以根據(jù)需要來選取。 只要該阻值選擇得當，就可保證OC門的正常工作。 RL的估算公式如下： ,其中: n為輸出端直接相連的OC門的個數(shù)； m為負載門的個數(shù)； EC為RL外接電源的電壓； UOLmax為輸出低電平的上限值； OHmin為輸出高電平的下限值； IOL為單個OC門輸出低電平時輸出管V5所允許流入的最大電流； ISE為負載門的短路輸入電流； ,IOH為OC門輸出高電平時由負載電阻流入輸出管V5的電流，也稱輸出漏電流； IRE為負載門輸入高電平時的輸入電流，也稱輸入反向漏電流 . OC門的有關電壓、 電流

5、參數(shù)可從集成電路手冊中查到。 例如，某OC門的IOL=16 mA，ISE =1.6 mA，IOH=0.25 mA，IRE=0.05 mA，UOLmax=0.3 V，UOHmin=3.0 V，如果n=4，m=3，EC=5 V，則可計算出RLmin=420 ，RLmax=1740 ，即上拉電阻RL的取值范圍為420 1740 。一般而言，RL越小，速度越高，但功耗也越大，因此需要統(tǒng)一考慮。本例中，如果速度能夠滿足使用要求， 可取RL=1.5 k，以便降低電路的功耗。,【例2 - 1】 用OC門實現(xiàn)邏輯函數(shù) 。 解, 實現(xiàn)電路如圖2 - 5所示。顯然，只有當兩個OC門輸出都為1時，F(xiàn)才為1。因此，多

6、個OC門輸出端連接在一起實現(xiàn)的是“邏輯與”功能。 在數(shù)字電路中，這種將多個邏輯門輸出端直接連在一起實現(xiàn)“邏輯與”功能的方法稱為“線與(WiredAND)”。 如果邏輯門輸出端直接連在一起實現(xiàn)“邏輯或”的功能，則稱為“線或(Wired-OR)”。 OC門除了可以“線與”連接外， 還可以用來驅動感性負載或實現(xiàn)電平轉換。例如，在圖2 - 5的電路中，EC=10 V時，F(xiàn)的輸出高電平就從3.6 V變成了10 V。 ,圖 2 - 5 例2 - 1電路,2) 三態(tài)門 三態(tài)門也稱TS門(ThreeState Gate)， 是在TTL邏輯門的基礎上增加一個使能端EN而得到的。當EN=0時，TTL與非門不受影響

7、， 仍然實現(xiàn)與非門功能； 當EN=1時， TTL與非門的V4、V5將同時截止，使邏輯門輸出處于高阻狀態(tài)。 因此， 三態(tài)門除了具有普通邏輯門的高電平（邏輯1）和低電平（邏輯0）兩種狀態(tài)之外，還有第三種狀態(tài)高阻抗狀態(tài)，也稱開路狀態(tài)或Z狀態(tài)。 三態(tài)門的邏輯符號和真值表分別如圖2 - 6和表2 - 1所示。 國標符號中的倒三角形“”表示邏輯門是三態(tài)輸出， EN為“使能”限定符，輸入端的小圓圈表示低電平有效(有的三態(tài)門也可能沒有小圓圈，說明EN是高電平有效)。 ,圖 2 - 6 三態(tài)門的符號 (a) 國標符號； (b) 慣用符號,表2 - 1 三態(tài)門的真值表,多個三態(tài)門的輸出端可以直接相連，但與OC門線

8、與連接明顯不同的是，連在一起的三態(tài)門必須分時工作，即任何時候至多只能有1個三態(tài)門處于工作狀態(tài)，不允許多個三態(tài)門同時工作，如果同時工作， 會出現(xiàn)與普通TTL邏輯門線與連接相同的問題。因此，需要對各個三態(tài)門的使能端EN進行適當控制， 保證三態(tài)門分時工作。 三態(tài)門在計算機的總線結構中有著廣泛的應用。 例如， 雙向數(shù)據(jù)總線就可以按照圖2 - 7來構成。 當控制端E=0時，端三態(tài)門工作， 上端三態(tài)門處于高阻狀態(tài)， D2線上的數(shù)據(jù)反相后傳至D1線上； 當控制端E=1時，上端三態(tài)門工作，下端三態(tài)門處于高阻狀態(tài)，D1線上的數(shù)據(jù)反相后傳至D2線上，從而實現(xiàn)了數(shù)據(jù)的雙向傳輸。 ,圖 2 - 7 雙向數(shù)據(jù)總線,【例

9、2 - 2】寫出圖2 - 8中電路的輸出函數(shù)表達式，畫出對應于圖2 - 9所示輸入波形的輸出波形。,圖 2 - 8 例2 - 2電路,圖 2 - 9 圖2 - 8中電路的波形,解 由圖2 - 8可見，當E=0時，上端三態(tài)門工作，下端三態(tài)門處于高阻狀態(tài)， ；當E=1時，下端三態(tài)門工作，上端三態(tài)門處于高阻狀態(tài)， 。由此可得F的綜合表達式為： ，F(xiàn)對應的輸出波形如圖2 -9所示。 ,3 ECL邏輯門 ECL邏輯門是一種采用非飽和型電子開關構成的雙極型門電路， 作開關用的三極管只工作在截止和放大狀態(tài)，不進入飽和狀態(tài)。 ECL邏輯門具有以下特點： 電路的基本形式為“或/或非門”， 有“或/或非”兩個互補

10、輸出端。 使用-5.2 V負電源， 輸出高電平為-0.8 V， 輸出低電平為-1.6 V， 抗干擾能力弱。 , 將多個ECL邏輯門的“或”輸出端直接相連， 可實現(xiàn)“線與”功能； 將多個ECL邏輯門的“或非”輸出端直接相連， 可實現(xiàn)“線或”功能。 例如兩個3輸入端的ECL邏輯門， “或”輸出端直接相連時，輸出結果為F=(A+B+C)(I+J+K)； “或非”輸出端直接相連時，輸出結果為。 在各類邏輯門中， 工作速度最高， 帶負載能力較強， 但功耗也最大。 與TTL等邏輯門混用時， 需要專門的邏輯電平轉換電路， 因此很少混用。,2.1.2 CMOS邏輯門電路 與雙極型邏輯電路相比，CMOS邏輯電路

11、具有以下優(yōu)點： 制造工藝簡單，集成度和成品率較高， 便于大規(guī)模集成； 工作電源UDD允許變化的范圍大，高、低電平分別為UDD和0 V，抗干擾能力強； 在電源到地的回路中， 總有MOS管截止， 功耗特別低； 輸入阻抗高，一般高達500 M以上，帶負載能力強。 當前，CMOS邏輯電路已成為與雙極型邏輯電路并駕齊驅的另一類集成電路，并且在大規(guī)模、超大規(guī)模集成電路方面已經(jīng)超過了雙極型邏輯電路的發(fā)展勢頭。,1. CMOS非門電路,圖 2 - 10 CMOS非門電路及工作狀態(tài) (a) 電路； (b) 工作狀態(tài),圖 2 - 11 CMOS與非門電路及工作狀態(tài) (a) 電路； (b) 工作狀態(tài),2) CMOS

12、或非門電路 CMOS或非門電路及工作狀態(tài)如圖2 - 12所示， 其電路形式剛好和與非門相反， V1和V2兩個NMOS驅動管并聯(lián)，V3和V4兩個PMOS負載管串聯(lián)。當輸入A、B 均為低電平時，V1和V2都截止， V3和V4都導通，輸出為高電平，因此F = 1；當輸入A、B中至少有1個為高電平時，V1、V2中至少有1個導通，V3、V4中至少有1個截止，輸出為低電平，因此F = 0?？梢姡撾娐穼崿F(xiàn)了或非門的功能，輸出F和輸入A、 B的邏輯關系為 。,圖 2 - 12 CMOS或非門電路及工作狀態(tài) (a) 電路； (b) 工作狀態(tài),3. CMOS門電路的構成規(guī)律 分析復雜的CMOS門電路時，可以不必

13、像前面一樣逐個分析電路中各MOS管的通斷情況，而可以按照下面的規(guī)律判斷電路的功能(或構成CMOS門電路)： 驅動管串聯(lián)，負載管并聯(lián)； 驅動管并聯(lián)， 負載管串聯(lián)。 驅動管先串后并，負載管先并后串； 驅動管先并后串， 負載管先串后并。 驅動管相串為“與”， 相并為“或”， 先串后并為先“與”后“或”， 先并后串為先“或”后“與”。驅動管組和負載管組連接點引出輸出為“取反”。,4 使用CMOS集成電路的注意事項 由于CMOS集成電路具有很高的的輸入阻抗，所以很容易因感應靜電而被擊穿。雖然其內(nèi)部在每一個輸入端都加有雙向保護電路， 但在使用時還是要注意以下幾點： 采用金屬屏蔽盒儲存或金屬紙包裝， 防止外

14、來感應電壓擊穿器件。 工作臺面不宜用絕緣良好的材料，如塑料、橡皮等，防止積累靜電擊穿器件。, 不用的輸入端或者多余的門都不能懸空， 應根據(jù)不同的邏輯功能， 分別與UDD（高電位）或USS（低電位）相連，或者與有用的輸入端并在一起。輸出級所接電容負載不能大于500pF， 否則， 輸出級功率過大會損壞電路。 焊接時，應采用20W或25W內(nèi)熱式電烙鐵，烙鐵要接地良好， 烙鐵功率不能過大。 , 調(diào)試時， 所用儀器儀表、 電路箱、 板都應良好接地。 若CMOS電路和信號源使用不同電源， 則加電時應先開CMOS電路電源再開信號源， 關斷時應先關信號源再關CMOS電路電源。 嚴禁帶電插、 拔器件或拆裝電路板

15、，以免瞬態(tài)電壓損壞CMOS器件。 一般在CMOS門電路與TTL邏輯電路混用時，要注意邏輯電平的匹配。,2.1.3 集成邏輯門的主要參數(shù),圖 2-13,1 電壓參數(shù) 1) 輸出高電平UOH和輸出低電平UOL 邏輯門輸出管截止時對應的的輸出電平稱為輸出高電平， 大約為3.6 V。UOH一般規(guī)定為輸出高電平的下限，大約為3.2 V。 邏輯門輸出管飽和時對應的輸出電平稱為輸出低電平，大約為0.3 V。輸出低電平UOL一般規(guī)定為低電平的上限， 大約為0.35 V。 如果輸出高電平低于3.2 V，就認為高電平不合格； 如果輸出低電平高于0.35 V，就認為低電平不合格。,2) 邏輯擺幅U 邏輯門輸出高、低

16、電平之差U稱為邏輯擺幅。 邏輯擺幅越大， 抗干擾能力越強。 典型TTL邏輯門的邏輯擺幅U= 3.6 V-0.3 V = 3.3 V。,3) 開門電平UON和關門電平UOFF 當輸出為低電平的上限UOL時，邏輯門所對應的輸入電平UON稱為開門電平。當輸入電壓大于UON時，邏輯門處于開通狀態(tài)。UON的典型值為1.4 V，一般要求小于1.8 V。 當輸出為高電平的下限UOH時，邏輯門所對應的輸入電平UOFF稱為關門電平。當輸入電壓小于UOFF時，邏輯門處于關閉狀態(tài)。UOFF的典型值為1.0 V，一般要求大于0.8 V。 ,4) 抗干擾容限UNL和UNH 關門電平UOFF與輸入低電平上限UIL(也就是

17、信號源輸出低電平上限UOL)之差稱為邏輯門低電平輸入時的抗干擾容限UNL，即 UNL = UOFF-UIL (2 - 2) 輸入高電平下限UIH(也就是信號源輸出高電平下限UOH)與開門電平UON之差稱為邏輯門高電平輸入時的抗干擾容限UNH，即 UNH = UIH-UON (2 -3) 抗干擾容限用來表征邏輯門的抗干擾能力。 一旦干擾電平超過抗干擾容限， 邏輯門將不能正常工作。通常，UNLUNH， 因此， 常用UNL作為邏輯門的抗干擾容限。 ,2 電流參數(shù)與扇出系數(shù) 1）高電平輸出電流IOH和高電平輸入電流IIH 邏輯門輸出端為高電平時可流出的最大電流IOH，稱為高電平輸出電流，通常為幾百微安

18、。邏輯門輸入端為高電平時由輸入端流入的最大電流IIH，稱為高電平輸入電流，通常為幾十微安。 高電平輸入電流IIH也稱為反向漏電流IRE。 IOH和IIH是決定邏輯門輸出高電平時帶負載能力的重要參數(shù)。,2）低電平輸出電流IOL和低電平輸入電流IIL 邏輯門輸出端為低電平時可流入的最大電流IOL， 稱為低電平輸出電流， 通常為幾毫安幾十毫安。 邏輯門輸入端為低電平時由輸入端流出的最大電流IIL，稱為低電平輸入電流，通常為幾百微安幾毫安。低電平輸入電流IIL也稱為輸入短路電流ISE。 IOL和IIL是決定邏輯門輸出低電平時帶負載能力的重要參數(shù)。,3) 扇出系數(shù)NO 邏輯門在正常工作條件下， 輸出端最

19、多能驅動同類門的數(shù)量N0稱為扇出系數(shù)， 它是衡量邏輯門輸出端帶負載能力的一個重要參數(shù)。 扇出系數(shù)越大， 帶負載能力越強。 邏輯門輸出低電平時的扇出系數(shù)一般小于輸出高電平時的扇出系數(shù)。因此，邏輯門的負載能力應以輸出低電平時的扇出系數(shù)為準。例如，某邏輯門IOL=8 mA，IIL=0.5 mA，IOH=400 A，IIH=20 A，則輸出低電平時的扇出系數(shù)為NOL = IOL/IIL = 80.5 = 16，輸出高電平時的扇出系數(shù)為NOH = IOH/IIH = 40020 = 20， 即該邏輯門輸出高電平時理論上可以驅動20個同類門，輸出低電平時理論上只能驅動16個同類門。因此，該邏輯門最多只能接

20、16個同類門，扇出系數(shù)NO=16。在實際使用時，還應留有余地。此外， 如果某個負載門的n個輸入端都接至同一個邏輯門的輸出端， 那么這個負載門要按照n個門來計算。,3關門電阻ROFF與開門電阻RON 將邏輯門的一個輸入端通過電阻Ri接地，邏輯門的其余輸入端懸空，則有電源電流從該輸入端流向Ri，并在Ri上產(chǎn)生壓降Ui。 使Ui=UOFF時的輸入電阻Ri稱為邏輯門的關門電阻ROFF，使Ui= UON時的輸入電阻Ri稱為邏輯門的開門電阻RON。當RiROFF時，邏輯門處于關門狀態(tài)，與非門輸出高電平； 當RiROFF時，邏輯門不再處于關門狀態(tài)。當RiRON時，邏輯門處于開門狀態(tài)，與非門輸出低電平；當Ri

21、RON時，邏輯門不再處于開門狀態(tài)。當ROFFRiRON 時，與非門既不處于關門狀態(tài)也不處于開門狀態(tài)， 輸出為不合格電平。 典型TTL與非門的關門電阻ROFF約為0.7 k，開門電阻RON約為1.5 k。 ,4 功耗 功耗是指邏輯門消耗的電源功率，常用空載功耗來表征。 當輸出端空載，邏輯門輸出低電平時的功耗PON稱為空載導通功耗。當輸出端空載，邏輯門輸出高電平時的功耗POFF稱為空載截止功耗。 由于空載導通功耗PON比截止功耗POFF大，因此常用PON表示邏輯門的空載功耗。TTL邏輯門的PON一般不超過50 mW。 ,5 速度 邏輯門的工作速度常用平均傳輸延遲時間tpd來衡量。 邏輯門輸入端信號

22、變化引起輸出端信號變化(均以變化至幅度Um的50%處時起算)所需的平均時間稱為邏輯門的平均傳輸延遲時間tpd。 典型TTL與非門的tpd約為10 ns。 tpd 越小，邏輯門的工作速度越高。,2.1.4 各類邏輯門的性能比較 1 集成邏輯門系列簡介 1) TTL門電路系列 TTL門電路分為54(軍用)和74(商用)兩大系列， 每個系列又有若干子系列。例如74系列就有以下子系列： ,74 標準系列 74L 低功耗系列 74H 高速系列 74S 肖特基系列 74LS 低功耗肖特基系列 74AS 先進的肖特基系列 74ALS 先進的低功耗肖特基系列,表2 - 2 TTL74系列各子系列參數(shù)對比,2)

23、 CMOS門電路系列 按照器件編號來分， CMOS門電路可分為4000系列、 74C系列和硅-氧化鋁系列等三大系列。 前兩種系列應用很廣泛，而硅氧化鋁系列因制造工藝成本高，價格昂貴，目前尚未普及。 4000系列有若干個子系列， 其中以采用硅柵工藝和雙緩沖輸出的4000B系列最常用。 74C系列的功能及管腳設置均與TTL74系列相同， 也有若干個子系列。 74C系列為普通CMOS系列，74HC/HCT系列為高速CMOS系列， 74AC/ACT系列為先進的CMOS系列， 其中74HCT和74ACT系列可直接與TTL系列兼容。 ,表2 - 3 各系列CMOS電路的主要技術參數(shù),2. 各類邏輯門的性能

24、比較,表2 - 4 集成邏輯門的性能比較,2.1.5 正邏輯與負邏輯,表2 - 5 正邏輯與負邏輯的對應關系,2.2 常用MSI組合邏輯模塊,集成邏輯門是組合邏輯電路的基本部件， 所有組合邏輯模塊都是在邏輯門的基礎上集成的。 按照集成規(guī)模的不同， 數(shù)字集成電路通常劃分為小規(guī)模集成電路SSI(Small Scale Integration Circuit)、 中規(guī)模集成電路MSI(Medium Scale Integration Circuit)、 大規(guī)模集成電路LSI(Large Scale Integration Circuit)和超大規(guī)模集成電路VLSI(Very Large Scale

25、Integration Circuit)。對于雙極型數(shù)字集成電路，芯片內(nèi)集成的邏輯門數(shù)目來劃分集成規(guī)模的； 對于單極型數(shù)字集成電路， 一般是按照每塊芯片內(nèi)集成的邏輯門數(shù)目來劃分集成規(guī)模的； 對于單極型數(shù)字集成電路， 一般是按照每塊芯片內(nèi)集成的元件數(shù)目來劃分集成規(guī)模的。,表2 - 6 數(shù)字集成電路的規(guī)模劃分,2.2.1 加法器 加法器是一種算術運算電路， 其基本功能是實現(xiàn)兩個二進制數(shù)的加法運算。計算機CPU中的運算器，本質上就是一種既能完成算術運算、 又能完成邏輯運算的單元電路，簡稱算術邏輯單元ALU（ArithmeticLogical Unit）， 其原理與這里介紹的加法器完全相同，只不過功能

26、更多、規(guī)模更大而已。,1. 半加器和全加器 1) 半加器 僅對兩個一位二進制數(shù)Ai和Bi進行的加法運算稱為“半加”。 實現(xiàn)半加運算功能的邏輯部件叫做半加器（HalfAdder），簡稱HA。,圖 2 - 14 半加器的真值表和邏輯符號 (a) 真值表； (b) 國標符號； (c) 慣用符號,其中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Si為本位和輸出， Ci+1為向相鄰高位的進位輸出， “”為加法器的限定符， “CO”為運算單元進位輸出的限定符。半加器的輸出邏輯函數(shù)表達式為,可見， 用1個與門和1個異或門就可以實現(xiàn)半加器電路。,2) 全加器 對兩個1位二進制數(shù)Ai和Bi連同低位來的進位Ci進行的加

27、法運算稱為“全加”。實現(xiàn)全加運算功能的邏輯部件叫做全加器（FullAdder），簡稱FA。在多位數(shù)加法運算時，除最低位外，其它各位都需要考慮低位送來的進位。,表2 - 7 全加器真值表,表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci表示來自相鄰低位的進位輸入，Si為本位和輸出， Ci+1為向相鄰高位的進位輸出。全加器的輸出邏輯函數(shù)表達式為,圖 2 - 15 全加器電路及邏輯符號 (a) 電路； (b) 國標符號； (c) 慣用符號,2. MSI 4位二進制數(shù)并行加法器 7483和74283是兩種典型的MSI 4位二進制數(shù)并行加法器， 其邏輯符號如圖2 - 16所示。其中A3A2A1A0和B3B

28、2B1B0分別為4位二進制被加數(shù)和加數(shù)輸入，C0為相鄰低位的進位輸入，S3S2S1S0為相加后的4位和輸出，C4為相加后的進位輸出。國標符號中的P、Q為操作數(shù)限定符，為和輸出限定符。7483和74283的功能可以用下面的算術表達式來描述,C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0,圖 2 - 16 4位二進行加法器7483/74283的符號 (a) 國標符號； (b) 慣用符號,3. 加法器的擴展與應用 加法器的擴展,加法器的擴展特別簡單，只要將適當數(shù)量的MSI加法器模塊級聯(lián)， 即可實現(xiàn)任何兩個相同位數(shù)的二進制數(shù)的加法運算。 【例2 - 3】用7483實現(xiàn)兩個7位二進制

29、數(shù)的加法運算。 解 兩個7位二進制數(shù)的加法運算需要用兩片7483才能實現(xiàn)， 連接電路如圖2 - 17所示。注意，低位模塊的C0要接0，高位模塊的多余輸入端A3、B3也要接0。 ,圖 2 - 17 7位二進制數(shù)加法器,2) 加法器的應用,【例2 - 4】用7483構成1位8421BCD碼加法器。 解 7483是4位二進制數(shù)加法器，也就是1位十六進制數(shù)加法，其進位規(guī)則為逢16進1。不管輸入什么進制的數(shù)給7483，7483都會將其視為二進制數(shù)來進行加法運算，而且運算結果也是二進制數(shù)表示的和。 而十進制數(shù)加法的進位規(guī)則為逢10進1，因此用7483實現(xiàn)BCD加法時，必須解決進位規(guī)則不同帶來的問題。只有對

30、運算結果進行調(diào)整，才可得到BCD碼。 由于兩個1位十進制數(shù)相加時， 被加數(shù)A和加數(shù)B的取值范圍是09，其和的最大值是9+9=18，因此把018的十進制、二進制和BCD碼表示的值列于表2 - 8中，以便尋找二進制碼轉換為BCD碼的規(guī)律。 ,表2 - 8 十進制數(shù)018的幾種代碼表示,經(jīng)比較發(fā)現(xiàn)，當十進制數(shù)9，即二進制數(shù)(01001)2時，二進制碼與BCD碼相同；當十進制數(shù)10，即二進制數(shù)(01010)2時， BCD碼比二進制碼大6， 這正是十六進制加法和十進制加法進位規(guī)則相差的部分，因此，只要在二進制碼上加(0110)2就可以把二進制碼轉換為8421BCD碼， 同時產(chǎn)生進位輸出DC=1。 這種轉

31、換可以由一個校正電路來完成。從表2 - 8可以看出，當C4=1時，或當S3=1且S2和S1中至少有一個為1時，進位輸出DC為1，所以， 進位輸出表達式為,DC = C4+S3(S2+S1)= C4 + S3S2 + S3S1,當DC=1時，把(0110)2加到二進制加法器輸出端即可。,圖 2 - 18 1位8421BCD碼加法器電路,2.2.2 比較器,1. MSI 4位二進制數(shù)并行比較器,圖 2 - 19 4位二進制數(shù)并行比較器7485的邏輯符號 (a) 國標符號； (b) 慣用符號,由真值表可知，只要兩數(shù)最高位不等， 就可以確定兩數(shù)大小， 以下各位（包括級聯(lián)輸入）可以為任意值；高位相等，需

32、要比較低位的情況； 若A、 B兩數(shù)的各位均相等， 輸出狀態(tài)則取決于級聯(lián)輸入端的狀態(tài)。 因此， 當沒有更低位參與比較時， 芯片的級聯(lián)輸入端(ab)(ab)(ab)應該接010，以便在A、 B兩數(shù)相等時， 產(chǎn)生AB的比較結果輸出。 這一點在使用時必須注意。 ,表2 - 9 4位二進制數(shù)并行比較器7485真值表,2. 比較器的擴展與應用 1) 比較器的擴展,利用7485的級聯(lián)輸入， 可以方便地實現(xiàn)比較器規(guī)模的擴展。,【例2 - 5】用7485構成7位二進制數(shù)并行比較器。 解 用7485構成的7位二進制數(shù)并行比較器如圖2 - 20所示。注意低位模塊的級聯(lián)輸入接“010”。此外，與加法器高位多余輸入端的

33、處理方法不同，比較器高位多余輸入端只要連接相同即可， 本電路中仍然接0。,圖 2 - 20 7位二進制比較器,2) 比較器的應用 利用比較器的“比較”功能，可以實現(xiàn)一些特殊的數(shù)字電路。 【例2 - 6】用7485構成4位二進制數(shù)的判別電路，當輸入二進制數(shù)B3B2B1B0(1010)2時，判別電路輸出 F為1，否則輸出F為0。 解 將輸入二進制數(shù)B3B2B1B0與(1001)2進行比較，即將7485 的A輸入端接B3B2B1B0，B輸入端接(1001)2，則當輸入二進制數(shù)B3B2B1B0(1010)2 時，比較器AB端輸出為1。因此，可用AB端作為判別電路的輸出F，電路連接如圖2 - 21所示。

34、,圖 2 - 21 例2 - 6判別電路,事實上，前一小節(jié)介紹的8421BCD碼加法器中的校正電路， 也可以用7485來實現(xiàn)。因為將DC展開為C4、S3、S2、S1的標準式，可得 DC(C4,S3,S2,S1) = C4+ S3S2+ S3S1 = m(515) 即用C4S3S2S1和(0100)2進行比較，用AB端作DC的輸出。當C4S3S2S1(0101)2時，DC輸出為1。,2.2.3 編碼器,1. 8421BCD編碼器,圖 2 - 22 BCD編碼器框圖,表2 - 10 8421BCD編碼器真值表,編碼器輸出Y8Y4Y2Y1的邏輯表達式為,可見，用4個或門就可實現(xiàn)8421BCD編碼器。

35、由于表達式與“0”輸入I0無關，所以8421BCD編碼器可以省去I0輸入線。當所有輸入均無效(為0)時，就表示輸入為十進制數(shù)0， 編碼器輸出為0000。,2. MSI 8線-3線優(yōu)先編碼器,優(yōu)先編碼器對全部編碼輸入信號規(guī)定了各不相同的優(yōu)先等級， 當多個輸入信號同時有效時，優(yōu)先編碼器能夠根據(jù)事先確定的優(yōu)先順序，只對優(yōu)先級最高的有效輸入信號進行編碼。74147和74148就是兩種典型的MSI優(yōu)先編碼器， 其中74147是8421BCD優(yōu)先編碼器，74148是8線-3線二進制優(yōu)先編碼器。 此處僅介紹74148，其邏輯符號和真值表分別如圖2 - 23和表2 - 11所示。國標符號中的“HPRI/BIN

36、”是二進制優(yōu)先編碼器的限定符， H表示高者優(yōu)先；Z和V分別表示“互連關聯(lián)”和“或關聯(lián)”。,圖 2 - 23 優(yōu)先編碼器74148的邏輯符號 (a) 國標符號； (b) 慣用符號,表2 11 優(yōu)先編碼器74148的真值表,3. 編碼器的擴展,圖 2 - 24 16線-4線優(yōu)先編碼器,2.2.4 譯碼器 譯碼是編碼的逆過程，其作用正好與編碼相反。它是將輸入代碼轉換成特定的輸出信號，恢復代碼的“本意”。在數(shù)字電路中， 能夠實現(xiàn)譯碼功能的邏輯部件稱為譯碼器(Decoder)。如果譯碼器有n位譯碼輸入和m個譯碼輸出信號，且m=2n，則該譯碼器稱為全譯碼器，否則就稱為部分譯碼器。 譯碼器有變量譯碼器和顯示

37、譯碼器之分。用于變量譯碼的譯碼器稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼器。 ,1. 變量譯碼器 1) 3線-8線譯碼器74138,圖 2 - 25 3線-8線譯碼器74138邏輯符號 (a) 國標符號； (b) 慣用符號,表2 12 3線8線譯碼器74138真值表,從真值表可見，74138譯碼器的譯碼輸出是低電平有效，SA、 是它的使能控制輸入，只有當 時，譯碼器才能工作，此時，每一個譯碼輸出信號 為譯碼輸入變量A2、 A1、A0的一個最大項Mi（或最小項mi 的“非”，(因為 ):,2) 4線-16線譯碼器74154,圖 2 - 26 4線-16線譯碼器74154邏輯符號 (a)

38、國標符號； (b) 慣用符號,表2 13 4線-16線譯碼器74154真值表,續(xù)表,表2-14 用4線-16線譯碼器74154構成BCD譯碼器,圖 2 - 27 74154構成5421BCD譯碼器,2. 顯示譯碼器,1) 七段顯示數(shù)碼管的原理 發(fā)光二極管是一種半導體顯示器件，其基本結構是由磷化鎵、 砷化鎵或磷砷化鎵等材料構成的PN結。當PN結外加正向電壓時， P區(qū)的多數(shù)載流子空穴向N區(qū)擴散，N區(qū)的多數(shù)載流子電子向P區(qū)擴散，當電子和空穴復合時會釋放能量， 并發(fā)出一定波長的光。 將七個發(fā)光二極管按一定的方式連接在一起，就構成了七段顯示數(shù)碼管， 其形狀如圖2 - 28(a)所示。顯示哪個字型，相應段

39、的發(fā)光二極管就發(fā)光。 ,圖 2 - 28 七段顯示數(shù)碼管結構 (a) 七段顯示器； (b) 共陰極連接； (c) 共陽極連接,(2) 七段顯示譯碼器7448,圖 2 - 29 七段顯示譯碼器7448邏輯符號 (a) 國標符號； (b) 慣用符號,表2 - 15 七段顯示譯碼器7448真值表,圖 2 - 30 具有滅零控制功能的八位數(shù)碼顯示系統(tǒng),3. 譯碼器的擴展與應用 1) 譯碼器的擴展 利用譯碼器的使能端，可以對譯碼器的規(guī)模進行擴展。 例如3線-8線譯碼器74138有3個使能輸入端，其中SA是高電平使能， 是低電平使能。合理使用這些使能輸入端， 不附加任何電路即可擴展其譯碼功能， 構成4線-

40、16線譯碼器、 5線-32線譯碼器、 6線-64線譯碼器， 甚至于更多線的譯碼器。,【例2 - 7】將3線-8線譯碼器74138擴展為4線-16線譯碼器。 解 將兩片74138擴展成4線-16線譯碼器的電路如圖2 - 31所 示。當輸入變量A3為0時，片1的 端接低電平，在外部使能端為0時允許譯碼，其輸出取決于輸入變量A2、A1、A0；片2的SA端為0，禁止譯碼，其輸出皆為1。當輸入變量A3為1時，片1的端為1，禁止譯碼，其輸出皆為1。片2的SA端為1，在外部使能端為0時允許譯碼，其輸出狀態(tài)由輸入變量A2、A1、A0決定。由此可見，該電路實現(xiàn)了4線-16線譯碼。 ,圖 2 31 74138擴展

41、為4線-16線譯碼器,2) 譯碼器的應用 譯碼器可在在計算機系統(tǒng)中用作地址譯碼器。 計算機系統(tǒng)中的眾多器件(例如寄存器、 存儲器)和外設(例如鍵盤、 顯示器、 打印機等)接口都通過統(tǒng)一的地址總線B(Address Bus)、 數(shù)據(jù)總線DB(Data Bus)、 控制總線CB(Control Bus)與CPU相連，如圖2 - 32所示。,圖 2 - 32 譯碼器在計算機系統(tǒng)中的應用, 可用譯碼器實現(xiàn)數(shù)據(jù)分配器。 數(shù)據(jù)分配器(Demultiplexer/Data Distributor)是將一路輸入數(shù)據(jù)分配給多路數(shù)據(jù)輸出中的某一路輸出的一種組合邏輯電路， 與時分復用通信中接收端電子開關的功能類似。

42、 國標符號中規(guī)定用DX作為數(shù)據(jù)分配器的限定符。 四路數(shù)據(jù)分配器的慣用符號和真值表如圖2 - 33所示，其中D為一路數(shù)據(jù)輸入，D3D0為四路數(shù)據(jù)輸出，A1、A0為地址選擇碼輸入。其輸出函數(shù)表達式為 ,圖 2 - 33 數(shù)據(jù)分配器的慣用符號和真值表 (a) 慣用符號； (b) 真值有,圖 2 - 34 74138實現(xiàn)四路數(shù)據(jù)分配器,表2 - 16 74138實現(xiàn)四路數(shù)據(jù)分配器,圖 2 - 35 74138實現(xiàn)八路數(shù)據(jù)分配器, 其它應用 譯碼器除了作譯碼器和實現(xiàn)數(shù)據(jù)分配器外，還可以有別的一些應用。例如，與計數(shù)器結合使用，可以構成脈沖分配器； 與三態(tài)門結合，可以構成數(shù)據(jù)選擇器；附加少量邏輯門，還可用來

43、實現(xiàn)組合邏輯函數(shù)。,2.2.5 數(shù)據(jù)選擇器 1. 數(shù)據(jù)選擇器的邏輯功能 數(shù)據(jù)選擇器(Multiplexer/Data Selector)是一種能從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出的組合邏輯電路，與時分復用通信中發(fā)送端電子開關的功能類似。國標符號中規(guī)定用MUX作為數(shù)據(jù)選擇器的限定符。目前常用的數(shù)據(jù)選擇器有二選一、 四選一、 八選一和十六選一等多種類型。 二選一的慣用邏輯符號及真值表如圖2 - 36所示，其中D0、 D1是兩路數(shù)據(jù)輸入，A0為地址選擇碼輸入，Y為數(shù)據(jù)選擇器的輸出。從真值表可見，當A0=0時，選擇D0輸出；當A0=1時，選擇D1輸出。它的輸出函數(shù)表達式為,圖 2 - 36 二選一符號及

44、真值表,四選一的慣用邏輯符號及真值表如圖2 - 37示，其中，D0、 D1、D2、D3是四路數(shù)據(jù)輸入，A1、A0為地址選擇碼輸入，Y為數(shù)據(jù)選擇器的輸出。將地址選擇碼轉換為十進制數(shù)，就是要選擇一路數(shù)據(jù)D的序號下標。由此不難寫出四選一的輸出函數(shù)表達式為,更大規(guī)模的數(shù)據(jù)選擇器的慣用符號、真值表及表達式可以類似得出。,圖 2 - 37 四選一符號及真值表 (a) 慣用符號； (b) 真值表,圖 2 - 38 74153慣用符號及真值表,圖 2 - 39 74153國標符號 (a) 慣用符號； (b) 真值表,2) 八選一數(shù)據(jù)選擇器74151,圖 2 - 40 74151邏輯符號與真值表 (a) 國標符

45、號； (b) 慣用符號； (c) 真值表,為了簡潔起見，74151的輸出函數(shù)表達式以A2、A1、A0的最小項形式寫出,3. 數(shù)據(jù)選擇器的擴展與應用 1) 數(shù)據(jù)選擇器的擴展,圖 2 - 41 數(shù)據(jù)選擇器的通道擴展(三十二選一),2) 數(shù)據(jù)選擇器的應用 用作多路數(shù)字開關。 實現(xiàn)數(shù)據(jù)并/串轉換。,圖 2 - 42 74151構成的8位并/串轉換電路與真值表 (a) 電路； (b) 真值表,2.3 組合邏輯電路分析,2.3.1 門級電路分析 1. 分析步驟 由邏輯門構成的組合邏輯電路， 其分析過程通常分為以下三個步驟： 根據(jù)給定的邏輯電路， 寫出輸出函數(shù)的邏輯表達式； 根據(jù)已寫出的輸出函數(shù)的邏輯表達式

46、， 列出真值表； 根據(jù)邏輯表達式或真值表， 判斷電路的邏輯功能。,2. 分析舉例 【例2 - 8】分析圖2 - 43所示組合邏輯電路的功能。,解,其真值表如表2 - 17所示。 從真值表可以看出， 三個輸入變量中，當有兩個或兩個以上的輸入變量取值為1時，輸出F = 1，否則F = 0。因此。該電路實際上是對輸入變量為“1”的個數(shù)的多少進行判斷， “多數(shù)”為1時， 輸出F=1。如果將A、B、C分別看作三人對某一提案表決， “1”表示贊成， “0”表示不贊成； 將F看作對該提案的表決結果， “1”表示提案獲得通過， “0”表示提案未獲得通過， 則該電路便實現(xiàn)了一種按照少數(shù)服從多數(shù)原則進行投票表決的

47、功能。因此可以判斷，該電路是一種“表決電路”。,圖 2 - 43 例2 - 8電路,表2 17 真值表,【例2 - 9】分析圖2 - 44所示組合邏輯電路的功能。 解 這是一個多輸出函數(shù)， 其輸出表達式為,整理上式得,圖 2 - 44 例2 - 9電路,表2 - 18 例2 - 9真值表,2.3.2 模塊級電路分析 1. 分析方法, 能寫出給定邏輯電路的輸出邏輯函數(shù)表達式時，盡量寫出表達式，然后列出真值表，判斷電路的邏輯功能； 不能寫出表達式、但能根據(jù)模塊的功能及連接方法列出電路的真值表時，盡量列出真值表，從真值表判斷電路的邏輯功能； 既不能寫出邏輯表達式、也不能列出真值表時，可根據(jù)所使用模塊

48、的功能及連接方法，通過分析和推理，判斷電路的邏輯功能。,2 分析舉例 【例2 - 10】分析圖2 - 45所示組合邏輯電路的功能。,圖 2 - 45 例2 - 10電路,解 該電路由兩片四選一選擇器和一個非門構成，可以寫出J和S的輸出函數(shù)表達式：,整理得,【例2 - 11】分析圖2 - 46所示組合邏輯電路的功能。已知輸入B3B2B1B0為5421BCD碼。 解 該電路由1片4位二進制數(shù)比較器和1片4位二進制數(shù)加法器構成，要寫出表達式已經(jīng)比較困難?？梢灾苯痈鶕?jù)加法器和比較器的功能， 列出電路的真值表， 如表2 - 19所示。,圖 2 - 46 例2 - 11電路,表2 - 19 例2 - 11

49、電路真值表,從真值表可見，輸入B3B2B1B0是5421BCD碼時，輸出Y3Y2Y1Y0為8421BCD碼，因此，該電路是一個5421BCD/8421BCD轉換電路。,【例2 - 12】分析圖2 - 47所示組合邏輯電路的功能。已知輸入A3A2A1A0和B3B2B1B0均為余3 碼。 解 本電路有8個輸入變量和5個輸出變量，無論是寫輸出函數(shù)表達式還是列真值表，都已經(jīng)非常困難。要分析該電路功能， 只能從加法器7483的功能及連接方式入手。 從圖2 - 47可見，當兩個余3碼相加后無進位， 即7483-1 的C4=0(和數(shù)9)時，其和數(shù)與1101相加后作為電路的輸出；當兩個余3碼相加后有進位，即7

50、483-1的C4=1(和數(shù)10)時，其和數(shù)與0011相加后作為電路的輸出。加1101相當于減0011，即減3； 加0011相當于加3。所以7483-2實際上是對余3碼相加后的結果進行3調(diào)整，使電路輸出Y3Y2Y1Y0也是余3碼，Y3Y2Y1Y0為個位輸出，Y4為進位輸出。 ,圖 2 - 47 例2 - 12電路,2.4 組合邏輯電路設計,2.4.1 門級電路設計 1 設計步驟 用邏輯門設計組合邏輯電路時， 一般需要經(jīng)過與分析過程相反的以下三個步驟: 根據(jù)功能要求列出待設計電路的真值表； 根據(jù)真值表求出與邏輯門類型相適應的輸出函數(shù)的最簡表達式； 根據(jù)輸出函數(shù)表達式畫出實現(xiàn)電路。,2. 設計舉例

51、【例2 - 13】設計一個組合邏輯電路，其輸入ABCD為8421BCD碼。當輸入BCD數(shù)能被4或5整除時，電路輸出F=1，否則F=0。 試分別用或非門和與或非門實現(xiàn)。 解 根據(jù)題意，可列出該電路的真值表如表2 - 20所示，卡諾圖如圖2 - 48所示。,表2 - 20 真值表,圖 2 - 48 例2 - 13卡諾圖,由于要求用或非門和與或非門實現(xiàn)， 因此應在卡諾圖上圈“0”，求出最簡或與式后，先通過摩根定律將其變換為“或非-或非”式和“與或非”式， 然后就可以用相應的邏輯門實現(xiàn)。 從卡諾圖讀出F的最簡或與式為 ，利用摩根定律對其變換得,由此得到用或非門和與或非門實現(xiàn)的電路如圖2 - 49所示。

52、 ,圖 2 - 49 例2 - 13電路 (a) 或非門實現(xiàn)； (b) 與或非門實現(xiàn),【例2 - 14】某廠有A、B、C三個車間和Y、 Z兩臺發(fā)電機。如果一個車間開工，啟動Z發(fā)電機即可滿足使用要求； 如果兩個車間同時開工，啟動Y發(fā)電機即可滿足使用要求；如果三個車間同時開工，則需要同時啟動Y、 Z兩臺發(fā)電機才能滿足使用要求。 試僅用與非門和異或門兩種邏輯門設計一個供電控制電路， 使電力負荷達到最佳匹配。 解 用“0”表示該廠車間不開工或發(fā)電機不工作，用“1”表示該廠車間開工或發(fā)電機工作。為使電力負荷達到最佳匹配， 應該根據(jù)車間的開工情況即負荷情況，來決定兩臺發(fā)電機的啟動與否。 因此，此處的供電控

53、制電路中，A、B、C是輸入變量，Y、Z是輸出變量。由此列出電路的真值表如表2 - 21所示。,表2 - 21,圖 2 - 50 例2 - 14卡諾圖,Y、 Z的輸出函數(shù)表達式為,圖 2 - 51 例2 - 14電路,3. 邏輯門多余輸入端的處理 當設計過程中邏輯門有多余輸入端時，一般可按照以下方法進行處理： 與門、與非門的多余輸入端可接到邏輯1所對應的電平上， 或和使用的“與”輸入端接到一起； 或門、 或非門的多余輸入端可接到邏輯0所對應的電平上， 或和使用的“或”輸入端接到一起； 與或非門與項多余輸入端的處理方法和與門、 與非門相同， 但多余的與項至少應有一個輸入端接到邏輯0所對應的電平上，

54、 或完全和使用的與項并聯(lián)；, 異或門的多余輸入端接到邏輯1所對應的電平上， 功能上當作非門使用； 同或門的多余輸入端接到邏輯0所對應的電平上， 功能上當作非門使用； 邏輯門輸入端并接增加了前級電路的負載， 一般不用這種多余輸入端處理方法； TTL邏輯門多余輸入端可以懸空，且相當于接邏輯1，但容易引入干擾； CMOS邏輯門多余輸入端不可以懸空， 必須進行適當連接。 ,2.4.2 模塊級電路設計,1 用加法器實現(xiàn)特殊代碼轉換 【例2 - 15】用7483實現(xiàn)5421BCD碼/8421BCD碼轉換。 解 設5421BCD碼為ABCD， 8421BCD為WXYZ。從編碼表可知， 二者存在如下關系,圖

55、2 - 52 例2 - 15電路,【例2 - 16】用7483實現(xiàn)兩位8421BCD碼/二進制數(shù)轉換。 解 兩位8421BCD碼需要7位二進制數(shù)表示， BCD碼與二進制數(shù)權值的對應關系如表2 - 22所示，“*”表示該位置的二進制數(shù)為1。 從表中可寫出各二進制數(shù)位的加法關系式,表2 - 22 BCD碼與二進制數(shù)權值對應表,由于加法器的任意一位僅允許加數(shù)、 被加數(shù)和低位進位3個輸入，所以b3、b4的邏輯值必須經(jīng)過兩次加法運算才能獲得。為了便于用加法器實現(xiàn)，現(xiàn)將b3、b4的表達式進行分組并改寫如下：,圖 2 - 53 例2 - 16電路,2 用譯碼器實現(xiàn)組合邏輯函數(shù) 如前所述， 變量譯碼器是一種最

56、小項或最大項發(fā)生器，而任何組合邏輯函數(shù)都可以用最小項或最大項來表示，因此，用譯碼器可以實現(xiàn)任何組合邏輯函數(shù)。 對于最小項表示的邏輯函數(shù)， 有,對于最大項表示的邏輯函數(shù)， 有,可見， 用譯碼器外加一個邏輯門， 可以非常方便地實現(xiàn)最小項表達式或最大項表達式。當邏輯函數(shù)不是標準式時， 應先變成標準式。 用譯碼器實現(xiàn)多輸出函數(shù)時， 優(yōu)勢特別明顯。,【例2 - 17】用74138設計一個1位二進制數(shù)全減器。 解 1位二進制數(shù)全減器的真值表如表2 - 23所示，其中Ai、Bi分別為被減數(shù)和減數(shù)輸入，Ci為相鄰低位的借位輸入，Si為本位差輸出，Ci+1為向相鄰高位的借位輸出。 從真值表可以直接寫出借位輸出C

57、i+1和差輸出Si的最小項表達式,表2 - 23 全減器真值表,圖 2 - 54 1位二進制全減器電路,【例2 - 18】用高電平譯碼輸出有效的3線-8線譯碼器實現(xiàn)邏輯函數(shù) F(A,B,C) = m(0,1,3,4,6) 解 雖然該邏輯函數(shù)可以直接用譯碼器和一個5輸入或門實現(xiàn)，但按下面變形后，實現(xiàn)更簡單： ,圖 2 - 55 例2 - 18電路,3用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù),1) 比較法 所謂比較法，就是將要實現(xiàn)的邏輯函數(shù)變?yōu)榕c數(shù)據(jù)選擇器輸出函數(shù)表達式相同的形式，從中確定數(shù)據(jù)選擇器的地址選擇變量和數(shù)據(jù)輸入變量，最后得出實現(xiàn)電路。 ,【例2 - 19】用四選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù),解 仔細觀

58、察函數(shù)F可以看出，F(xiàn)的各個與項均包含變量A、C， 因此，用A、C作地址選擇碼是合適的。將F作如下變形:,并與四選一的邏輯表達式進行比較可見， 地址選擇碼A1A0=AC，數(shù)據(jù)輸入分別為D0=0，D1=1，D2=D， ， 由此畫出實現(xiàn)電路如圖2 - 56所示。,圖 2 56 例2 - 19電路,2) 卡諾圖法 所謂卡諾圖法，就是利用卡諾圖來確定數(shù)據(jù)選擇器的地址選擇變量和數(shù)據(jù)輸入變量，最后得出實現(xiàn)電路。 其實現(xiàn)步驟如下： 將卡諾圖畫成與數(shù)據(jù)選擇器相適應的形式。數(shù)據(jù)選擇器有幾個地址選擇碼輸入端，邏輯函數(shù)的卡諾圖的某一邊就應有幾個變量，且就將這幾個變量作為數(shù)據(jù)選擇器的地址選擇碼。 將要實現(xiàn)的邏輯函數(shù)填入卡諾圖并在卡諾圖上畫圈。由于數(shù)據(jù)選擇器輸出函數(shù)是與或型表達式且包含地址選擇碼的全部最小項，因此化簡時不僅要圈最小項，而且還只能順著地址選擇碼的方向圈，保證地址選擇變量不被化簡掉。, 讀圖。 讀圖時，地址選擇碼可以不讀出來， 只讀出其它變量的化簡結果，這些結果就是地址選擇碼所選擇的數(shù)據(jù)輸入D的值。地址選擇碼與數(shù)據(jù)輸入D之間的對應關系是: 將地址選擇碼的二進制數(shù)化為十進制數(shù)， 就是它所選擇的數(shù)據(jù)