1、 重慶三峽學(xué)院重慶三峽學(xué)院 畢業(yè)設(shè)計(jì)（論文）畢業(yè)設(shè)計(jì)（論文） 題目題目 基于基于 VHDLVHDL 的多路搶答器的設(shè)計(jì)的多路搶答器的設(shè)計(jì) 院院 系系 應(yīng)應(yīng) 用用 技技 術(shù)術(shù) 學(xué)學(xué) 院院 專(zhuān)專(zhuān) 業(yè)業(yè) 電子信息工程（應(yīng)電應(yīng)本）電子信息工程（應(yīng)電應(yīng)本） 年年 級(jí)級(jí) 20092009 級(jí)級(jí) 學(xué)生姓名學(xué)生姓名 文文 超超 學(xué)生學(xué)號(hào)學(xué)生學(xué)號(hào) 200915254124200915254124 指導(dǎo)教師指導(dǎo)教師 趙威威趙威威 職稱(chēng)職稱(chēng) 副副 教教 授授 完成畢業(yè)設(shè)計(jì)（論文）時(shí)間完成畢業(yè)設(shè)計(jì)（論文）時(shí)間 20132013 年年 1 1 月月 基于VHDL的多路搶答器的設(shè)計(jì) 文超 重慶三峽學(xué)院應(yīng)用技術(shù)系電子信息工

2、程（應(yīng)用電子技術(shù)方向）專(zhuān)業(yè) 2009 級(jí) 重慶萬(wàn)州 404000 摘要 搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力競(jìng)賽和知識(shí)競(jìng)賽場(chǎng)合，是競(jìng)賽問(wèn)答 中一種常用的必備裝置電路結(jié)構(gòu)形式多種多樣。 本設(shè)計(jì)使用 VHDL 語(yǔ)言設(shè)計(jì)一個(gè)四路數(shù)字競(jìng)賽搶答器系統(tǒng)。 VHDL 是一種全方位的硬件描 述語(yǔ)言，幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程 都可以用 VHDL 來(lái)完成。本文闡述了 EDA 的概念和發(fā)展、 VHDL 語(yǔ)言的優(yōu)點(diǎn)和語(yǔ)法結(jié)構(gòu)并分析 講解了四路數(shù)字競(jìng)賽的各模塊的功能要求、基本原理以及實(shí)現(xiàn)方法。本系統(tǒng)的設(shè)計(jì)就是采用 VHDL 硬件描述語(yǔ)言編程，基于 Quatus

3、II6.0 平臺(tái)進(jìn)行編譯和仿真來(lái)實(shí)現(xiàn)的，其采用的模塊化、 逐步細(xì)化的設(shè)計(jì)方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)誤，提 高系統(tǒng)設(shè)計(jì)的效率。搶答器的主要功能模塊是是：1、對(duì)第一搶答信號(hào)的鑒別和鎖存功能； 2、計(jì)分功能。 3、數(shù)碼顯示 ；4、答題限時(shí)功能。在本設(shè)計(jì)主要講述搶答、計(jì)分和警告的功 能。 關(guān)鍵詞: 搶答器 EDA VHDL Based on the design of the multi-way Responder VHDL WEN Chao Chongqing Three Gorges College of Applied Technology Departmen

4、t of Electronic and Information Engineering (Applied Electronics technology direction) Professional 2009 Chongqing Wanzhou 404000 Abstract：Responder is a kind of electronic products, has been widely used in all kinds of intelligence competition and knowledge contests occasions, is contest answers mu

5、st have a common device circuit structure forms. The design of the use of VHDL language design a four way race responder digital system.VHDL is a full range of hardware description language, covering almost the past various hardware description language function, the top-down or bottom-up circuit de

6、sign process can use VHDL to complete.This paper expounds the concept and the development of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital competition each module functional requirements, principle and implementation method.The design of this system is the

7、use of VHDL hardware description language, based on QuatusII6.0 platform compilation and simulation to achieve, the modular, stepwise refinement design method is helpful for system of division of labour, and early identification of each module and the system error, improve the efficiency of system d

8、esign.Vies to answer first the main function module is: 1, the first vies to answer first the differential signal and latch function; 2, score function.In 3, a digital display; 4, the answer time limit function.In this design is mainly about answering, scoring and warning function. Key words: respon

9、der EDA VHDL 目錄 1 緒論1 2 整體設(shè)計(jì)方案1 2.1 系統(tǒng)設(shè)計(jì)要求1 2.2 系統(tǒng)設(shè)計(jì)方案 2 3 子模塊的設(shè)計(jì)思想 3 3.1 搶答器模塊 3 3.2 計(jì)時(shí)模塊 5 3.3 計(jì)分模塊 6 3.4 譯碼顯示模塊 8 3.5 搶答器的系統(tǒng)實(shí)現(xiàn) 9 4 多路搶答器子模塊的仿真驗(yàn)證 11 4.1 鑒別模塊的仿真驗(yàn)證 11 4.2 計(jì)時(shí)模塊的仿真驗(yàn)證 12 4.3 計(jì)分模塊的仿真驗(yàn)證 12 4.4 數(shù)顯模塊的仿真驗(yàn)證 14 4.5 系統(tǒng)整體的仿真驗(yàn)證 15 5 總結(jié) 16 5.1 多路搶答器設(shè)計(jì)結(jié)果16 5.2 對(duì)設(shè)計(jì)的建議16 致謝17 參考文獻(xiàn)17 附錄 1 搶答器鑒別模塊源代碼

10、18 2 報(bào)警模塊源代碼 19 3 計(jì)分模塊源代碼 20 1 1 緒論 隨著集成技術(shù)的發(fā)展，尤其是中、大規(guī)模和超大規(guī)模集成電路的發(fā)展，數(shù)字電子技術(shù) 的應(yīng)用越來(lái)越多地滲透到國(guó)民經(jīng)濟(jì)的各個(gè)部門(mén)，目前數(shù)字電子技術(shù)已經(jīng)廣泛應(yīng)用于計(jì)算機(jī)、 自動(dòng)控制、電子測(cè)量?jī)x表、電視、雷達(dá)、通信等各個(gè)領(lǐng)域。其中，搶答器就是典型的一種 運(yùn)用數(shù)字集成的設(shè)備。 在日常生活中，各種智力競(jìng)賽越來(lái)越多，而搶答器是必不可少的設(shè)備之一，答題時(shí)一 般分為必答和搶答兩種。必答有時(shí)間限制，到時(shí)要告警。而搶答則要求參賽者做好充分準(zhǔn) 備，由主持人宣讀完題目后，參賽者開(kāi)始搶答，誰(shuí)先按下按鈕，就由誰(shuí)答題，但競(jìng)賽過(guò)程 中很難準(zhǔn)確判斷出誰(shuí)先按下按鍵，因

11、此使用搶答器來(lái)完成這一功能是很有必要的。它能夠 準(zhǔn)確、公正、直觀(guān)地判斷出首輪搶答者，并且通過(guò)搶答器的數(shù)碼顯示和警示蜂鳴等方式指 示出首輪搶答者。 以下幾章主要介紹搶答器的搶答鑒別、計(jì)分和報(bào)警功能的實(shí)現(xiàn)，VHDL 語(yǔ)言的特點(diǎn)及發(fā) 展趨勢(shì)，QuatusII6.0 開(kāi)發(fā)平臺(tái)的仿真等。 2 整體方案設(shè)計(jì) 2.1 系統(tǒng)設(shè)計(jì)要求 一般來(lái)說(shuō)，設(shè)計(jì)一臺(tái)智能搶答器，必須能夠準(zhǔn)確判斷出第一位搶答者，并且通過(guò)數(shù)顯、 蜂鳴這些途徑能讓人們很容易得知誰(shuí)是搶答成功者，并設(shè)置一定的回答限制時(shí)間，讓搶答 者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果實(shí)行增減分的操作，并將分?jǐn)?shù)顯示在屏幕上， 評(píng)出最終贏(yíng)家。所以我們?cè)谠O(shè)計(jì)智能搶答器的模

12、塊需要滿(mǎn)足鑒別、計(jì)時(shí)、計(jì)分、數(shù)顯等功 能，具體設(shè)計(jì)要求如下： （1）搶答器可容納四組選手，并為每組選手設(shè)置一個(gè)按鈕供搶答者使用；為主持人 設(shè)置一個(gè)控制按鈕，用來(lái)控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開(kāi)始； （2）電路具有對(duì)第一搶答信號(hào)的鎖存、鑒別和顯示等功能。在主持人將系統(tǒng)復(fù)位并 發(fā)出搶答指令后，蜂鳴器提示搶答開(kāi)始，計(jì)時(shí)顯示器顯示初始時(shí)間并開(kāi)始倒計(jì)時(shí)，若參賽 選手按下?lián)尨鸢粹o，則該組別的信號(hào)立即被鎖存，并在組別顯示器上顯示該組別，同時(shí)揚(yáng) 聲器也給出音響提示，此時(shí)，電路具備自鎖功能，使其他搶答按鈕不起作用。 （3）如果無(wú)人搶答，計(jì)時(shí)器倒計(jì)時(shí)到零，蜂鳴器有搶答失敗提示，主持人可以按復(fù) 位鍵，開(kāi)始

13、新一輪的搶答。 （4）搶答器具有限時(shí)搶答的功能，且一次搶答的時(shí)間由主持人設(shè)定，本搶答時(shí)間設(shè) 定為 60 秒。當(dāng)主持人啟動(dòng)開(kāi)始鍵后，要求計(jì)時(shí)器采用倒計(jì)時(shí)，同時(shí)最后十秒揚(yáng)聲器會(huì)發(fā)出 聲響提示； （5）參賽選手在設(shè)定的時(shí)間內(nèi)搶答，則搶答有效，定時(shí)器停止工作，主持人根據(jù)搶 答結(jié)果給出分?jǐn)?shù)，并由數(shù)碼管顯示選手的組別搶答分?jǐn)?shù)，并一直保持到主持人將系統(tǒng)清零 2 為止。 2.2 系統(tǒng)設(shè)計(jì)方案 本設(shè)計(jì)為四路智能搶答器，所以這種搶答器要求有四路不同組別的搶答輸入信號(hào)，并 能識(shí)別最先搶答的信號(hào)，直觀(guān)地通過(guò)數(shù)顯和蜂鳴等方式顯示出組別；對(duì)回答問(wèn)題所用的時(shí) 間進(jìn)行計(jì)時(shí)、顯示、超時(shí)報(bào)警、預(yù)置答題時(shí)間，同時(shí)該系統(tǒng)還應(yīng)有復(fù)位、

14、倒計(jì)時(shí)啟動(dòng)功能。 搶答過(guò)程：主持人按下系統(tǒng)復(fù)位鍵（RST） ，系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)時(shí)模塊和計(jì)分模塊 輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。當(dāng)某參賽組搶先將搶答鍵按下時(shí)，系統(tǒng)將 其余三路搶答信號(hào)封鎖，同時(shí)揚(yáng)聲器發(fā)出聲音提示，組別顯示模塊送出信號(hào)給數(shù)碼顯示模 塊，從而顯示出該搶答成功組臺(tái)號(hào)，并一直保持到下一輪主持人將系統(tǒng)清零為止。主持人 對(duì)搶答結(jié)果進(jìn)行確認(rèn)，隨后，計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開(kāi)始回答問(wèn)題，計(jì)時(shí)顯 示器則從初始值開(kāi)始以計(jì)時(shí)，在規(guī)定的時(shí)間內(nèi)根據(jù)答題的正誤來(lái)確定加分或減分，并通過(guò) 數(shù)碼顯示模塊將成績(jī)顯示出來(lái)。計(jì)時(shí)至 0 時(shí)，停止計(jì)時(shí)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中 止未回答完問(wèn)題。

15、當(dāng)主持人給出倒計(jì)時(shí)停止信號(hào)時(shí)，揚(yáng)聲器停止鳴叫。若參賽者在規(guī)定時(shí) 間內(nèi)回答完為題，主持人可給出倒計(jì)時(shí)計(jì)數(shù)停止信號(hào)，以免揚(yáng)聲器鳴叫。主持人按下復(fù)位 鍵，即 RST 為高電平有效狀態(tài)，清除前一次的搶答組別，又可開(kāi)始新的一輪的搶答。 此搶答器的設(shè)計(jì)中采用自頂向下的設(shè)計(jì)思路，運(yùn)用 VHDL 硬件描述語(yǔ)言對(duì)各個(gè)模塊進(jìn)行 層次化、系統(tǒng)化的描述，并且先設(shè)計(jì)一個(gè)頂層文件，再把各個(gè)模塊連接起來(lái)。 【3】系統(tǒng)的總 體框圖如下： 圖 2-1 系統(tǒng)的總體框圖 3 2.3 子模塊的設(shè)計(jì)思想和實(shí)現(xiàn) 根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分為五個(gè)功能模塊：搶答信號(hào)鑒別模塊、 計(jì)時(shí)模塊、計(jì)分模塊、數(shù)碼顯示模塊和揚(yáng)聲器控制電路

16、，具體的說(shuō)，顯示模塊又包含最先 搶答的組別顯示電路、計(jì)時(shí)值顯示電路和計(jì)分顯示電路。計(jì)時(shí)模塊、計(jì)分模塊、數(shù)碼顯示 模塊和揚(yáng)聲器控制電路， 3.1 搶答鑒別模塊 搶答鑒別模塊用來(lái)準(zhǔn)確直觀(guān)地判斷 A、B、C、D 四組搶答者誰(shuí)最先按下按鈕,并為顯示 端送出信號(hào)，通過(guò)數(shù)顯和蜂鳴等途徑使觀(guān)眾能夠清楚地知道是哪一組搶答成功，是整個(gè)系 統(tǒng)的核心部分。同時(shí)組別顯示端為下一模塊輸入信號(hào)，以方便主持人為該組搶答成功者進(jìn) 行加減分的操作。 搶答鑒別模塊的元件圖如下圖所示： 圖 3-1 鑒別模塊元件框圖 引腳作用： 輸入信號(hào)：各組的搶答按鈕 A、B、C、D，系統(tǒng)清零信號(hào) INI。 輸出信號(hào)： 各組的搶答按鈕顯示端 A1

17、、B1、C1、D1，組別顯示端 G3.0。 原理：第一個(gè)按下鍵的小組，搶答信號(hào)判定電路 LOCK 通過(guò)緩沖輸出信號(hào)的反饋將本參 賽組搶先按下按鍵的信號(hào)鎖存，并且以異步清零的方式將其他參賽組的鎖存器清零，組別 顯示、計(jì)時(shí)和計(jì)分會(huì)保存到主持人對(duì)系統(tǒng)進(jìn)行清零操作時(shí)為止。當(dāng) INI=1 時(shí)系統(tǒng)復(fù)位，使 組別顯示信號(hào) G=0000，各組的指示燈信號(hào) A1=0，B1=0，C1=0，D1=0；當(dāng) INI=0，即低電平 有效，使其進(jìn)入搶答鑒別狀態(tài)，到 CLK 的上升沿到來(lái)時(shí)，以 A 組搶答成功為例，當(dāng)輸入信 號(hào)為 A=1，B=0，C=0，D=0，輸出信號(hào) G=1000，A1=1，即為鑒別出 A 組搶答成功，同

18、時(shí)屏蔽 其他組的輸入信號(hào)，以免發(fā)生錯(cuò)誤。同理其他組別搶答成功也是這樣的鑒別過(guò)程。 【3】 備注：理論上來(lái)說(shuō)，A、B、C、D 四組搶答，應(yīng)該有從 00001111 等 16 種可能情況， 但是由于時(shí)鐘信號(hào)的頻率很高而且是在時(shí)鐘信號(hào)上升沿的狀況下才做出的鑒別，所以在這 里兩組以上同時(shí)搶答成功的可能性非常小，因此可以只設(shè)計(jì)四種情況，即 A、B、C、D 分別 為 1000、0100、0010、0001，這大大簡(jiǎn)化了電路的設(shè)計(jì)復(fù)雜性。 其用 VHDL 語(yǔ)言進(jìn)行編程的流程圖如下圖所示： 4 圖 3-2 搶答鑒別模塊的流程圖 3.2 計(jì)時(shí)模塊 當(dāng)搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出

19、哪組最先搶 答后，主持人按下計(jì)時(shí)信號(hào)，則進(jìn)入計(jì)時(shí)狀態(tài)。計(jì)時(shí)模塊可分作兩部分：（1）預(yù)置數(shù)； （2）60 秒倒計(jì)時(shí)。60 秒時(shí)間用兩個(gè)數(shù)碼管 QA，QB 顯示，其中 QA 表示 60 秒的個(gè)位，QB 表示 60 秒的十位。計(jì)時(shí)模塊開(kāi)始工作從預(yù)置初始值開(kāi)始以秒計(jì)時(shí)，計(jì)時(shí)至 0 秒時(shí)停止，時(shí) 間耗盡時(shí)，揚(yáng)聲器會(huì)發(fā)出超時(shí)報(bào)警信號(hào)，以中止答題。 圖 3-3 計(jì)時(shí)模塊的元件圖 該系統(tǒng)輸入信號(hào)有：系統(tǒng)清零信號(hào) CLR，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，系統(tǒng) 時(shí)鐘信號(hào) CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、TB。系統(tǒng)輸出信號(hào)有：倒計(jì)時(shí)輸出端 QA3.0、 QB3.0。 當(dāng)清零信號(hào) CLR=1 時(shí)，模塊輸

20、出信號(hào) QA=0000 ，QB=0000。當(dāng)預(yù)置數(shù)控制信號(hào) LDN=1 可通過(guò) TA 來(lái)調(diào)整 QA，TA 來(lái)一次高電平，則 QA 的數(shù)值就加 1；用 TB 來(lái)調(diào)整 QB，通過(guò)這兩 5 個(gè)調(diào)整信號(hào)可調(diào)整參賽者答題所需要的時(shí)間。在 CLR=0，LDN=0,EN=1 時(shí)，通過(guò)時(shí)鐘信號(hào) CLK 的上升沿來(lái)進(jìn)行 60 秒到計(jì)時(shí)。 【1】其用 VHDL 語(yǔ)言進(jìn)行編程的流程圖如下： 開(kāi)始 LDN=0 CLR= 0 LDN=1 CLK 上 升沿 EN=1 TA=1 TA=0 QA=Q A+1 QB=Q B=1 圖 3-4 搶答計(jì)時(shí)模塊的流程圖 3.3 計(jì)分模塊 計(jì)分模塊的運(yùn)行方式是按照十進(jìn)制進(jìn)行加減，即當(dāng)時(shí)鐘

21、出現(xiàn)上升沿時(shí)就進(jìn)行加一或者 減一的操作。 記分模塊為哪組進(jìn)行記分取決于鑒別模塊的輸入信號(hào) G，當(dāng) G=1000 時(shí)表示 A 組最先搶 答，則在此模塊中為 A 組記分，當(dāng) G=0100 時(shí)表示 B 組最先搶答，則在此模塊中為 B 組記分， 當(dāng) G=0010 時(shí)表示 C 組最先搶答，則在此模塊中為 C 組記分，當(dāng) G=0001 時(shí)表示 D 組最先搶 答，則在此模塊中為 D 組記分。 以 A 組為例來(lái)說(shuō)明此模塊的設(shè)計(jì)，當(dāng)復(fù)位信號(hào) RST=1 時(shí)，系統(tǒng)復(fù)位且 A 組的分值顯示 初始值，為 100 分。當(dāng) RST=0 時(shí)，如果該組選手答題正確，則主持人按下加分鍵，即 ADD=1，此時(shí)對(duì)該組進(jìn)行加分操作；

22、如果該組選手答題錯(cuò)誤，則主持人按下減分鍵，即 SUB=1，此時(shí)對(duì)該組進(jìn)行減分操作。 計(jì)分模塊的元件圖如下圖所示: 6 圖 3-5 計(jì)分模塊的元件圖 系統(tǒng)的輸入信號(hào)有：計(jì)分復(fù)位端 RST，加分按鈕端 ADD，減分按鈕端 SUB，組別號(hào)輸 入端 CHOS3.0。系統(tǒng)的輸出信號(hào)有：A 組分?jǐn)?shù)輸出端 AA23.0、AA13.0、AA03.0， B 組分?jǐn)?shù)輸出端 BB23.0、BB13.0、BB03.0，C 組分?jǐn)?shù)輸出端 CC23.0、 CC13.0、CC03.0，D 組分?jǐn)?shù)輸出端 DD23.0、DD13.0、DD03.0。 計(jì)分模塊用 VHDL 語(yǔ)言進(jìn)行編程的流程圖如下： 圖 3-6 計(jì)分模塊的設(shè)計(jì)狀

23、態(tài)圖 注：在設(shè)計(jì)中減法的實(shí)現(xiàn)是以加法運(yùn)算來(lái)實(shí)現(xiàn)的。也以 A 為例，由于每次減分都是減 去 10 分，即每次為 POINTS_A1 減一，所以可以用 POINTS_A1+ 1111來(lái)實(shí)現(xiàn)。如：0111- 0001=0110，用加法實(shí)現(xiàn)：0111+1111=10110。由于 POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)，所以 POINTS_A1=0110。 7 3.4 譯碼顯示模塊 該模塊實(shí)際上是一個(gè)譯碼器，譯碼器是組合邏輯電路的一個(gè)重要的器件，其可以分為： 變量譯碼和顯示譯碼兩類(lèi)。變量譯碼一般是一種較少輸入變?yōu)檩^多輸出的器件，一般分為 2n 譯碼和 8421BC

24、D 碼譯碼兩類(lèi)。 顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn) 制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng) LED 和驅(qū)動(dòng) LCD 兩類(lèi)。譯碼是編碼的逆過(guò)程。 圖 3-7 譯碼顯示模塊的元件圖 主要原理是四位二進(jìn)制 BCD 編碼轉(zhuǎn)換成七段二進(jìn)制數(shù)字，以阿拉伯?dāng)?shù)字的形式輸出在 數(shù)碼管上，使觀(guān)眾能夠更直觀(guān)的看到結(jié)果。譯碼器的譯碼對(duì)照表如下所示： 顯示的數(shù)字/字母BCD 編碼七段數(shù)碼管 2 進(jìn)制 000000111111 100010000110 200101011011 300111001111 401001100110 501011101101 601101111101 701110000111 81

25、0001111111 910011101111 XXXXX0000000 表 3-1 譯碼器的譯碼對(duì)照表 備注 ：在程序中只考慮 0000-1001（即 0-9）的情況，將其轉(zhuǎn)化為相應(yīng)的七段顯示器 的碼子，其他情況不予考慮。4 8 3.5 搶答器的系統(tǒng)實(shí)現(xiàn) 單獨(dú)模塊只有彼此聯(lián)系起來(lái)構(gòu)成一個(gè)完整的系統(tǒng)，才能實(shí)現(xiàn)其功能，這個(gè)過(guò)程有兩種 實(shí)現(xiàn)方法：元件例化。也是用編程的方式將它們各個(gè)程序、信號(hào)、輸入輸出之間的關(guān)系 用 VHDL 語(yǔ)言來(lái)敘述清楚，還關(guān)系到程序的調(diào)用問(wèn)題，需要設(shè)計(jì)者思路清晰，設(shè)計(jì)合理； 元器件圖示連線(xiàn)。這種連線(xiàn)方法思路清晰可見(jiàn)，而且用的時(shí)候很簡(jiǎn)單方便，出現(xiàn)錯(cuò)誤也很 好檢查。在設(shè)計(jì)中選擇的

26、是這種方法。通過(guò)總的頂層元件圖可以很清晰的看到模塊連接的 原理。 圖 3-8 頂層元件圖 注：本設(shè)計(jì)中，搶答器組別信號(hào) A、B、C、D 為高電平時(shí)，其功能為有效狀態(tài)。同樣， 系統(tǒng)清零信號(hào) CLR、預(yù)置及倒計(jì)時(shí)控制信號(hào) LDN，亦為高電平有效。當(dāng) CLR 有效時(shí)，搶答信 號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。當(dāng)計(jì)時(shí)使能端 EN 為低電平，預(yù)置時(shí)間設(shè) 置信號(hào) LDN=1 時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、TB 進(jìn)行預(yù)置數(shù)。當(dāng)計(jì)時(shí)使能端 EN 為高 電平，有系統(tǒng)時(shí)鐘信號(hào) CLK 時(shí)，進(jìn)行一分鐘倒計(jì)時(shí)。輸入時(shí)鐘 CLK 一方面作為揚(yáng)聲器控制 電路的輸入信號(hào)，另一方面作為搶答信號(hào)判別電路中鎖存器

27、時(shí)鐘，為使揚(yáng)聲器音調(diào)較為悅 耳，且是搶答判別電路有較高的準(zhǔn)確度（對(duì)信號(hào)判別的最大誤差是一個(gè)時(shí)鐘周期） ，CLK 信 號(hào)頻率高低應(yīng)適中，可取 500Hz-1KHz；同時(shí) CLK 信號(hào)經(jīng)過(guò)分頻后向倒計(jì)時(shí)電路提供信號(hào)。 附表：輸入/輸出引腳的作用： 9 表 3-2 輸入/輸出引腳的作用 端口名功能 CLK 系統(tǒng)時(shí)鐘信號(hào) A,B,C,D 搶答信號(hào)輸入 CLR 系統(tǒng)清零 EN 計(jì)時(shí)使能信號(hào) RST 記分復(fù)位 CHOS（3.0）組別信號(hào)輸入 DOUT7（6.0）譯碼管輸出信號(hào) G (3.0) 組別顯示 LDN 計(jì)時(shí)預(yù)置控制信號(hào) AIN4（3.0）譯碼管輸入 10 4 多路搶答器子模塊的仿真驗(yàn)證 4.1 鑒

28、別模塊的仿真驗(yàn)證 利用 Quartus II 進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 圖 4-1 鑒別模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)輸入信號(hào)：各組的搶答按鈕 A、B、C、D，系統(tǒng)清零信號(hào) CLR，CLK 時(shí)鐘信號(hào)。 系統(tǒng)的輸出信號(hào)： 各組的搶答按鈕顯示端 A1、B1、C1、D1，組別顯示端控制信號(hào) G3.0。 仿真分析： 當(dāng)鑒別模塊的清零信號(hào) CLR 為高電平時(shí)，無(wú)論 A、B、C、D 四組參賽者誰(shuí)按下?lián)尨鸢粹o，系 統(tǒng)輸出均為零，同時(shí)組別顯示端 G 輸出信號(hào)也顯示為零；當(dāng)清零信號(hào) CLR 為低電平時(shí)， A、B、C、D 四組參賽者誰(shuí)先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號(hào)碼。假如 C 組按下?lián)尨?/p>

29、 按鈕時(shí)，組別輸出為 0010，同時(shí) C 組的顯示燈被點(diǎn)亮。仿真圖上顯示的為 A 先搶答，因?yàn)樵?0- 1.28 微秒之間 A、C 雖然都按搶答鍵，但 CLR 為有效狀態(tài)，所以在此時(shí)間段內(nèi)的搶答無(wú)效。 4.2 計(jì)時(shí)模塊的仿真驗(yàn)證 利用 Quartus II 進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 2009 屆電子信息工程（應(yīng)用電子技術(shù)方向）專(zhuān)業(yè)畢業(yè)設(shè)計(jì)（論文） 11 圖 4-2 計(jì)時(shí)模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)輸入信號(hào)：系統(tǒng)清零信號(hào) CLR，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、TB。 系統(tǒng)輸出信號(hào)：倒計(jì)時(shí)輸出端 QA3.0、QB3.0。

30、 仿真分析：當(dāng)系統(tǒng)清零信號(hào) CLR=1 時(shí)，計(jì)時(shí)器的時(shí)鐘信號(hào)回到計(jì)時(shí)預(yù)置倒計(jì)時(shí)起始狀態(tài)，此時(shí) 倒計(jì)時(shí)輸出端 QA=0000,QB=0000.當(dāng)計(jì)時(shí)使能端 EN=0，計(jì)時(shí)預(yù)置控制端 LDN=1 時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù) 據(jù)調(diào)整按鈕 TA、TB 進(jìn)行預(yù)制數(shù)，并且通過(guò) TA,TB 來(lái)調(diào)整 QA,QB 即當(dāng) TA=1 時(shí)，則 QA 的數(shù)值加 1， 當(dāng) TB=1 時(shí)，則 QB 的數(shù)值也加 1。當(dāng)計(jì)時(shí)使能端 EN=1，系統(tǒng)清零信號(hào) CLR=0，并且計(jì)時(shí)預(yù)置控制 端 LDN=0 時(shí)，通過(guò)時(shí)鐘信號(hào)上升沿 CLK 來(lái)進(jìn)行 60 秒倒計(jì)時(shí)。 4.3 計(jì)分模塊的仿真驗(yàn)證 利用 Quartus II 進(jìn)行編譯，綜合，仿真，

31、時(shí)序圖如下： 12 圖 4-3 計(jì)分模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)的輸入信號(hào)有：計(jì)分復(fù)位端 RST，加分按鈕端 ADD，減分按鈕端 SUB，組別號(hào)輸入端 CHOS3.0。 系統(tǒng)的輸出信號(hào)有：A 組分?jǐn)?shù)輸出端 AA23.0、AA13.0、AA03.0，B 組分?jǐn)?shù)輸出端 BB23.0、BB13.0、BB03.0，C 組分?jǐn)?shù)輸出端 CC23.0、CC13.0、CC03.0，D 組 分?jǐn)?shù)輸出端 DD23.0、DD13.0、DD03.0。 仿真分析：首先應(yīng)該清楚，在計(jì)分器電路的設(shè)計(jì)中，按十進(jìn)制進(jìn)行加減分操作的，當(dāng)出現(xiàn)時(shí) 鐘信號(hào)上升沿 CLK 就可以完成對(duì)參賽者加減分操作。智能搶答器記分模塊的仿真時(shí)以

32、加分操作為 例。由仿真圖 3-10 可知以下情況： （1）系統(tǒng)設(shè)計(jì)過(guò)程中，當(dāng)計(jì)分復(fù)位端 RST=1 時(shí)，并且組別輸入信號(hào) CHOS=0000,其中的組別 輸入信號(hào)是搶答鑒別模塊的輸出信號(hào)，計(jì)分器復(fù)位，此時(shí)以上四組都不會(huì)產(chǎn)生加減分操作。 （2）然而當(dāng)計(jì)分復(fù)位端 RST=0 時(shí)，此時(shí)計(jì)分器可以計(jì)分。當(dāng) CHOS=0001 時(shí)，組別顯示為 A 組， 此時(shí)主持人利用計(jì)分器對(duì) A 組進(jìn)行加減分操作；當(dāng) CHOS=0010 時(shí)，組別顯示為 B 組，此時(shí)主持人 則利用計(jì)分器對(duì) B 組進(jìn)行加減分操作；當(dāng) CHOS=0100 時(shí)，組別顯示為 C 組，此時(shí)系統(tǒng)對(duì) C 組進(jìn)行 加減分操作；當(dāng) CHOS=1000 時(shí)

33、，組別顯示為 D 組，此時(shí)對(duì) D 組進(jìn)行加減分操作。由仿真圖可知， 當(dāng)主持人按下系統(tǒng)復(fù)位鍵 RST 鍵時(shí)，使分?jǐn)?shù)復(fù)位，每位設(shè)置的初始分?jǐn)?shù)為 100 分。當(dāng) CHOS=1000 時(shí)，即 D 搶答成功時(shí)，加分鍵 ADD 輸入四個(gè)脈沖，DD1 加到 4，說(shuō)明加分成功，成績(jī)變 為 140 分。其他搶答者搶答成功后的加分操作與此相同。減分的仿真與此類(lèi)似，因?yàn)槭且约臃▽?shí) 現(xiàn)，本質(zhì)與加分相同，當(dāng)計(jì)分復(fù)位端 RST=0 時(shí)，可以計(jì)分。由仿真圖可知，初始成績(jī)均為 100 分。 當(dāng) CHOS=1000 時(shí)，即 D 搶答成功時(shí)，減分鍵 SUB 輸入四個(gè)脈沖，DD1 加到 4，說(shuō)明減分成功，成績(jī) 變?yōu)?60 分。其他

34、搶答者搶答成功后的減分操作與此相同。 2009 屆電子信息工程（應(yīng)用電子技術(shù)方向）專(zhuān)業(yè)畢業(yè)設(shè)計(jì)（論文） 13 4.4 數(shù)顯模塊的仿真驗(yàn)證 利用 Quartus II 進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 圖 4-4 數(shù)顯模塊的仿真時(shí)序圖 引腳作用： 輸入信號(hào)：AIN4； 輸出信號(hào)：DOUT7。 仿真分析： 當(dāng) AIN4= 0000 ， DOUT7 輸出1111110,此時(shí)數(shù)碼管顯示 0； 當(dāng) AIN4= 0001 ， DOUT7 輸出0110000,此時(shí)數(shù)碼管顯示 1； 當(dāng) AIN4= 0010 ， DOUT7 輸出1101101,此時(shí)數(shù)碼管顯示 2； 當(dāng) AIN4= 0011 ， DOUT7

35、輸出1111001,此時(shí)數(shù)碼管顯示 3； 當(dāng) AIN4= 0100 ， DOUT7 輸出0110011,此時(shí)數(shù)碼管顯示 4； 當(dāng) AIN4= 0101 ， DOUT7 輸出1011011,此時(shí)數(shù)碼管顯示 5； 當(dāng) AIN4= 0110 ， DOUT7 輸出1011111,此時(shí)數(shù)碼管顯示 6； 當(dāng) AIN4= 0111 ， DOUT7 輸出1110000,此時(shí)數(shù)碼管顯示 7； 當(dāng) AIN4= 1000 ， DOUT7 輸出1111111,此時(shí)數(shù)碼管顯示 8； 當(dāng) AIN4= 1001 ， DOUT7 輸出1111011,此時(shí)數(shù)碼管顯示 9； 14 4.5 系統(tǒng)整體的仿真驗(yàn)證 圖 4-5 系統(tǒng)整體

36、的仿真時(shí)序圖 注：為使仿真波形圖清晰明了，且某些引腳在一定時(shí)間內(nèi)總是保持同一值不變，故特將其簡(jiǎn)化， 不予在此圖中顯示。 5 總結(jié) 5.1 此次搶答器設(shè)計(jì)結(jié)果 通過(guò) Quartus II 的仿真，證明了本產(chǎn)品在實(shí)際運(yùn)用中的正確性，完全可以實(shí)現(xiàn)預(yù)期任務(wù)的要 求，在有一組信號(hào)搶答成功后蜂鳴器發(fā)出警報(bào)，在兩組或兩組以上信號(hào)同時(shí)搶答時(shí)視搶答無(wú)效， 蜂鳴器不予響應(yīng)。且計(jì)分器在實(shí)現(xiàn)計(jì)分功能時(shí)能夠準(zhǔn)確計(jì)數(shù)并將分?jǐn)?shù)呈三位數(shù)顯示，計(jì)時(shí)器在按 下計(jì)時(shí)開(kāi)始按鈕后可以從 60 秒倒計(jì)時(shí)并通過(guò)譯碼器實(shí)時(shí)顯示計(jì)時(shí)結(jié)果。 2009 屆電子信息工程（應(yīng)用電子技術(shù)方向）專(zhuān)業(yè)畢業(yè)設(shè)計(jì)（論文） 15 5.2 對(duì)該設(shè)計(jì)的建議 1.在搶

37、答鑒別模塊中，搶答成功后各組臺(tái)號(hào)燈具有記憶功能，這一點(diǎn)會(huì)造成即使下一輪搶答 沒(méi)有搶答成功者（即有兩人或兩人以上同時(shí)按下?lián)尨鹌鳎?，之前被點(diǎn)亮的 led 燈會(huì)仍然保持點(diǎn)亮狀 態(tài)。雖然此時(shí)可以根據(jù)有沒(méi)有警報(bào)聲來(lái)提示搶答是否有效，但是仍然不夠完善； 2.在計(jì)時(shí)器模塊內(nèi)應(yīng)增加計(jì)時(shí)結(jié)束報(bào)警功能，但是由于小組成員對(duì) vhdl 語(yǔ)言運(yùn)用不夠熟練， 在設(shè)計(jì)該項(xiàng)程序時(shí)遇到很多問(wèn)題，進(jìn)程之間不能很好的協(xié)調(diào)，故最終沒(méi)有實(shí)現(xiàn)這一功能； 3. 在波形仿真時(shí)，當(dāng)信號(hào)之間配合不當(dāng)時(shí)有可能造成預(yù)期的結(jié)果不能在波形上得到正確顯示， 故應(yīng)協(xié)調(diào)各個(gè)開(kāi)關(guān)的功能及其有效時(shí)間然后進(jìn)行仿真，方能得出正確的仿真波形。 4.另外，本產(chǎn)品還有需

38、要改進(jìn)的地方，如管腳過(guò)多，實(shí)際連接時(shí)不夠簡(jiǎn)潔，容易造成連接錯(cuò) 誤。故應(yīng)將各個(gè)模塊綜合起來(lái)設(shè)計(jì)總電路，但是由于成員對(duì)頂層程序設(shè)計(jì)這一部分不甚了解，故 沒(méi)有完成這一環(huán)節(jié)。 通過(guò)這次畢業(yè)設(shè)計(jì)我發(fā)現(xiàn)自己的不足。首先， 感覺(jué)簡(jiǎn)單，以為利用學(xué)過(guò)的課程做應(yīng)該沒(méi)什 么問(wèn)題。考慮不周全，導(dǎo)致系統(tǒng)功能設(shè)定時(shí)遇到不少困難。也耽擱了不少時(shí)間。其次，我發(fā)現(xiàn)自 己對(duì)課本知識(shí)不是太熟悉，對(duì)開(kāi)發(fā)工具的利用掌握的也不是很熟練，導(dǎo)致在編程、仿真時(shí)遇到不 少麻煩。最后，由于大學(xué)期間接觸電腦的機(jī)會(huì)不是太多，對(duì)基本的Word文檔的掌握不是很熟練， 在對(duì)論文的格式進(jìn)行修改時(shí)花費(fèi)了不少時(shí)間。這次設(shè)計(jì)也使我意識(shí)到，理論與時(shí)間之間的距離有 多

39、大。深刻體會(huì)到“紙上得來(lái)終覺(jué)淺，絕知此事要躬行”這句古話(huà)的含義了。在以后的學(xué)習(xí)生活 中，我會(huì)盡量彌補(bǔ)我在這方面的欠缺和不足。由于本人能力有限，設(shè)計(jì)還有許多不足之處，還請(qǐng) 老師給予指點(diǎn)。 致謝 經(jīng)過(guò)幾個(gè)月的時(shí)間，畢業(yè)設(shè)計(jì)已經(jīng)結(jié)束，本設(shè)計(jì)是在趙老師的指導(dǎo)下完成的。我是一個(gè)積極 愛(ài)學(xué)習(xí)的人，在趙老師督促與耐心指導(dǎo)下我才能將我的畢業(yè)設(shè)計(jì)完成。在此首先謝謝趙老師的指 導(dǎo)。 在整個(gè)設(shè)計(jì)過(guò)程中，我身邊的同學(xué)特別是我的舍友，他們?yōu)槲姨峁╇娔X、網(wǎng)絡(luò)，使我查找資 料更加方便。在此還要感謝實(shí)驗(yàn)室的老師們，謝謝你們?cè)谖倚枰臅r(shí)候?yàn)槲掖蜷_(kāi)實(shí)驗(yàn)室的門(mén)，謝 謝你們的信任。我的同組成員也給了我很大的幫助。幫我解決了很多細(xì)節(jié)上

40、的問(wèn)題，使我能夠更 好更順利的完成我的畢業(yè)設(shè)計(jì)，謝謝你們。 通過(guò)做畢業(yè)設(shè)計(jì)我學(xué)到了很多，無(wú)論是理論知識(shí)還是實(shí)際操作，都讓我受益匪淺。這些很大 程度上得益于幫助過(guò)我的老師和同學(xué)，真的非常感謝你們。 最后，我還是要向百忙之中給我莫大幫助的趙老師表示感謝。還要 感謝的是我親愛(ài)的重慶 三峽學(xué)院以及學(xué)院的每一位領(lǐng)導(dǎo)、老師和同學(xué)。謝謝你們！ 16 參考文獻(xiàn) 1.李國(guó)洪，沈明山主編.EDA 技術(shù)與實(shí)驗(yàn)M.機(jī)械工業(yè)出版社，2008：2-11. 2.李欣，張海燕主編，VHDL 數(shù)字系統(tǒng)設(shè)計(jì)M.科學(xué)出版社，2009：2830. 3.皺彥，莊嚴(yán)，皺寧等編著，EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)M.電子工業(yè)出版社：6976.

41、4.劉開(kāi)緒.數(shù)字式搶答器的設(shè)計(jì)與實(shí)現(xiàn)J.電子工程師.2005.9:69-71. 5.汪國(guó)強(qiáng).EDA 技術(shù)與應(yīng)用M.電子工業(yè)出版社.2006.60-76. 6.馮祥.可編程邏輯器件在數(shù)字系統(tǒng)中的應(yīng)用J.國(guó)外電子元器.2001(5):58-59. 7.高曙光.可編程邏輯器件原理開(kāi)發(fā)與應(yīng)用M.西安電子科技.2002:122-125 . 8.章忠全.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì)M.中國(guó)電力出版社.1999:95-99. 9.胡丹.基于 VHDL 智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)J.現(xiàn)代機(jī)械.2007(3):54-55. 10.劉延文,唐慶玉，段玉生.EDA 技術(shù)是實(shí)現(xiàn)電工學(xué)研究性教學(xué)的良好手段J.實(shí)驗(yàn)設(shè)計(jì)與管

42、理. 2006(8):65-68. 11.郭勇.EDA 技術(shù)基礎(chǔ)（第 2 版）M.機(jī)械工業(yè)出版社.2005.314-320. 12.常青，陳輝煌.可編程專(zhuān)用集成電路及其應(yīng)用與設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)M.國(guó)防工業(yè)出版社.1998:38- 45. 13.Enoch O Hwang.Digital Logic and Microprocessor Design with VHDLM. Thomson- Engineering.2005: 10-15. 14.Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesisM.Prenti

43、ce Hall.2001: 56-60. 附錄 源代碼 1 搶答器鑒別模塊源代碼 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCK IS PORT (CLK,CLEAR:IN STD_LOGIC; WARN : IN STD_LOGIC; S0,S1,S2,S3 : IN Std_Logic ; STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; STOP : OUT STD_LOGIC ; LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END LOCK ; 200

44、9 屆電子信息工程（應(yīng)用電子技術(shù)方向）專(zhuān)業(yè)畢業(yè)設(shè)計(jì)（論文） 17 ARCHITECTURE ONE OF LOCK IS BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3 ) BEGIN IF (CLEAR = 1)THEN STATES=0000;LED=0000;STOP=0; ELSIF (CLK EVENT AND CLK=1 )THEN IF ( WARN=0 )THEN IF ( S3 =1 AND S2=0 AND S1=0 AND S0=0 ) THEN STATES = 0100 ; LED=0100 ;STOP=1 ; ELSIF ( S2 =1 AN

45、D S3=0 AND S1=0 AND S0=0 ) THEN STATES = 0011 ; LED=0011 ;STOP=1 ; ELSIF ( S1 =1 AND S3=0AND S2=0 AND S0=0) THEN STATES = 0010 ; LED=0010 ;STOP=1 ; ELSIF ( S0 =1ANDS3=0 AND S2=0 AND S1=0 ) THEN STATES = 0001 ; LED=0001 ;STOP=1 ; ELSE STATES=0000 ; LED=0000; END IF ; END IF ; END IF ; END PROCESS ; E

46、ND ARCHITECTURE ; 2、報(bào)警模塊源代碼 （1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ALARM IS PORT(CLEAR,WARN: IN STD_LOGIC; SOUND: OUT STD_LOGIC); END ALARM; ARCHITECTURE FOUR OF ALARM IS BEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=1 THEN SOUND=0; ELSIF WARN=1 THEN SOUND=1; ELSE SOUNDLEDE =0100; WARNSLEDE =0011; WARNSLEDE =0010; WARNSLEDE =0001; WARNSLEDE =0000; WARNS=1; END CASE ; ELSE LEDE=0000;WARNS=0; END IF; END PROCESS; END ONE; 3、計(jì)分模塊源代碼 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCORE IS PORT(CLK,SUB,ADD,CLR:IN