1、交通信號(hào)燈控制電路設(shè)計(jì)一、概述城市道路交叉口是城市道路網(wǎng)絡(luò)的基本節(jié)點(diǎn)，也是網(wǎng)絡(luò)交通流的瓶頸。目前，大部分無控制交叉口都存在高峰小時(shí)車流混亂、車速緩慢、延誤情況嚴(yán)重、事故多發(fā)、通行能力和服務(wù)水平低下等問題。特別是隨著城市車流量的快速增長，城市無控制道路交叉口的交通壓力越來越大。 因此，做好基于 EDA 技術(shù)平臺(tái)的交叉口信號(hào)控制設(shè)計(jì)是緩解交通阻塞、提高城市道路交叉口車輛通行效率的有效方法。交通信號(hào)控制的目的是為城市道路交叉口(或交通網(wǎng)絡(luò) )提供安全可靠和有效的交通流， 通常最為常用的原則是車輛在交叉口的通過量最大或車輛在交叉口的延誤最小。交通信號(hào)燈控制電路是顯示主干道和支干道交替放行時(shí)間并用試驗(yàn)箱

2、左上角的彩燈來代替信號(hào)燈的一種實(shí)際電路。設(shè)計(jì)一個(gè)基于FPGA 的紅綠燈交通信號(hào)控制器。假設(shè)某個(gè)十字路口是由一條主干道和一條次干道匯合而成，在每個(gè)方向設(shè)置紅綠黃三種信號(hào)燈，紅燈亮禁止通行，綠燈亮允許通行。黃燈亮允許行駛中車輛有時(shí)間停靠到禁止線以外。本課程的基本原理是在合適的時(shí)鐘信號(hào)的控制下，使主干道與支道的紅黃綠燈循環(huán)顯示，用 VHDL 語言編輯文本程序，按設(shè)計(jì)要求連接好線以后，進(jìn)行波形仿真，仿真結(jié)果正確后下載程序并對(duì)試驗(yàn)箱進(jìn)行調(diào)試，使其最終的顯示結(jié)果符合設(shè)計(jì)要求。紅黃綠紅支干黃綠道主干道二、方案設(shè)計(jì)與論證在硬件時(shí)鐘電路的基礎(chǔ)上，采用分頻器，輸出一個(gè) 1S 的時(shí)鐘信號(hào)， 在時(shí)鐘信號(hào)的控制下，實(shí)現(xiàn)

3、主干道和支干道紅綠燈交替顯示。紅綠燈交通燈控制器層次設(shè)計(jì)：EDA 技術(shù)的基本設(shè)計(jì)方法有電路級(jí)設(shè)計(jì)方法和系統(tǒng)級(jí)設(shè)計(jì)方法。電路級(jí)設(shè)計(jì)方法已經(jīng)不能適應(yīng)新的形勢，本系統(tǒng)采用的是系統(tǒng)級(jí)層次設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片 FPGA 芯片實(shí)現(xiàn)，首先用 VHDL 語言編寫各個(gè)功能模塊程序，最后通過綜合器和適配器生成最終的目標(biāo)器件，然后用頂層原理圖將各功能模塊連接起來。下面給出各模塊的VHDL 設(shè)計(jì)過程和仿真結(jié)果。1、 系統(tǒng)時(shí)序發(fā)生電路clk_gen 的 VHDL 設(shè)計(jì)在紅綠燈交通信號(hào)控制系統(tǒng)中，大多數(shù)的情況是通過自動(dòng)控制的方式指揮交通的。因此，為了避免意外事件的發(fā)生，電路必須

4、給一個(gè)穩(wěn)定的時(shí)鐘（clock）才能讓系統(tǒng)正常運(yùn)作。第- 1 - 頁 共 14 頁.但為了配合高峰時(shí)段，防止交通擁擠，有時(shí)也必須使用手動(dòng)控制，即讓交警能夠順利地指揮交通。Clk_gen 電路最主要的功能就是產(chǎn)生一些額外的輸出信號(hào)， 并將其用做后續(xù)幾個(gè)電路的使能（ enable）控制與同步信號(hào)處理。該電路的核心部分就是分頻電路，通過對(duì)外接信號(hào)發(fā)生器提供 1kHz 的時(shí)鐘信號(hào)進(jìn)行 1000 分頻，得到一個(gè)周期為 1 秒的輸出使能信號(hào) ena_lhz（占空比 1：1000）和 flash_lhz（占空比 1：1）； 4 分頻后得到紅綠燈信號(hào)譯碼電路所需的頻率為 250Hz的顯示使能信號(hào)ena_scan

5、。architecture one of fenpingqi issignal counter:integer range 0 to 4999999; Beginprocess (CLR,CLK)Beginif(CLK=1 and CLKevent) thenif CLR=1 thencounter=0;elsif counter =4999999 thencounter=0;q=not q;elsecounter=counter+1;end if;end if;end process;end one;2、 開關(guān)控制部分的ASM 圖i、 j、k、分別代表開關(guān)狀態(tài)； 1 表示開關(guān)閉合，為高電平；

6、0 表示開關(guān)斷開為低電平。當(dāng)開關(guān)處于不同的狀態(tài)時(shí)，分別給變量G 不同的值，用來實(shí)現(xiàn)控制通行時(shí)間。X=i&j&kyX=001G=29yX=010G=39yX=100G=49G=0.x=i&j&k;cnt:process (clk)variable s:integer range 0 to 49;variable g:integer range 0 to 49;variable nclr,en:bit;Beginif x=001then g:=29;elsif x=010then g:=39;elsif x=100then g:=49;else g:=0;end if;3、 信號(hào)燈轉(zhuǎn)換控制部分的A

7、SM 圖Rm、Ym 、Gm 分別表示主干道紅、黃、綠； Rf、Yf 、Gf 分別表示支道紅、黃、綠； S 表示燈亮的時(shí)間； nclr 是計(jì)時(shí)器的清零端，低電平有清零； en 是計(jì)時(shí)器的使能端，高電平使能。yGm= 1S=3Rf= 1S=S+1nclr= 0Rm= 1nclr= 1S=GYf= 1en= 1en=0yyYm= 1nclr= 0S=S+1S=Gnclr= 1Rf= 1en= 0en= 1yRm=1S=3Gfrm=0;ym=0;gm=1;rf=1;yf=0;gf=0;if s=g thenstate =b;nclr:=0;en:=0;Elsestaterm=0;ym=0;gm=1;r

8、f=1;yf=0;gf=0;if s=g thenstate =b;nclr:=0;en:=0;Elsestaterm=0;ym=1;gm=0;rf=1;yf=0;gf=0;if s=3 thenstate =c;nclr:=0;en:=0;Elsestaterm=1;ym=0;gm=0;rf=0;yf=0;gf=1;if s=g thenstate =d;nclr:=0;en:=0;Elsestaterm=1;ym=0;gm=0;rf=0;yf=1;gf=0;if s=3 thenstate =a;nclr:=0;en:=0;Elsestateclr,CLK=clk,q=Q);u2: kon

9、gzhi portmap(i=i,j=j,k=k,clk=Q,rm=rm,ym=ym,gm=gm1,rf=rf,yf=yf,gf=gf);u3:count_down.port map(RE,CLK,ena_1Hz_1,recount_1,load,S,next_state_1);NEXT_S=next_state_1;end architecture JTD;分頻器代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpi

10、ngqi isport (CLR,CLK:in std_logic ;q:buffer std_logic);end fenpingqi;architecture one of fenpingqi issignal counter:integer range 0 to 4999999;Beginprocess (CLR,CLK)Beginif(CLK=1 and CLKevent) thenif CLR=1 thencounter=0;elsif counter =4999999 thencounter=0;q=not q;elsecounter=counter+1;end if;end if

11、;end process;end one;3、交通燈控制器代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity kongzhi isport (clk,i,j,k:in std_logic;rm,ym,gm,rf,yf,gf:out std_logic);end kongzhi;.architecture arc ofkongzhiistype state_type is (a,b,c,d);signal state:state

12、_type;signal x:std_logic_vector(2 downto 0);Beginx=i&j&k;cnt:process (clk)variable s:integer range 0 to 49;variable g:integer range 0 to 49;variable nclr,en:bit;Beginif x=001then g:=29;elsif x=010then g:=39;elsif xrm=0;ym=0;gm=1;rf=1;yf=0;gf=0;if s=g thenstate =b;nclr:=0;en:=0;Elsestaterm=0;ym=1;gm=

13、0;rf=1;yf=0;gf=0;if s=3 thenstate =c;nclr:=0;en:=0;Elsestaterm=1;ym=0;gm=0;rf=0;yf=0;gf=1;if s=g thenstate =d;nclr:=0;en:=0;Elsestaterm=1;ym=0;gm=0;rf=0;yf=1;gf=0;if s=3 thenstate =a;nclr:=0;en:=0;Elsestate=d;nclr:=1;en:=1;.end if;end case;end if;end process cnt;end arc;4、兩位七段譯碼輸出顯示代碼LIBRAYR IEEE;US

14、E IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;ENTITY count_down ISport(reset, clk, ena_1Hz, recount: in std_logic;load: in std_logic_vector(7 downto 0);seg7:out std_logic_vector(15 downto 0);next_state: out std_logic);end;ARCHITECTURE BEHAVIOR of count_down I

15、Ssignal cnt_ff:std_logic_vector(7 downto 0);begincount:process(clk,reset)beginif (reset=1) thencnt_ff=00000000; seg7=00000;elsif (clkevent and clk=1) thenif ena_1Hz=1 thenif (recount=1) thencnt_ff=load-1;elsecnt_ffseg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)s

16、eg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 downto 0)seg7(15 down