1、7.2 多功能數(shù)字鐘設(shè)計(jì),一、設(shè)計(jì)任務(wù) (p198/246/286),五、多功能數(shù)字鐘的設(shè)計(jì)思路,六、EDA軟件的使用(現(xiàn)場演示),二、實(shí)驗(yàn)的步驟與要求,四、自學(xué)內(nèi)容與學(xué)習(xí)要求,三、實(shí)驗(yàn)進(jìn)度安排,一、實(shí)驗(yàn)任務(wù)：,用FPGA器件和EDA技術(shù),已知條件 ISE 13.4軟件 FPGA實(shí)驗(yàn)開發(fā)裝置,FPGA和EDA(必做) 4-2線優(yōu)先編碼器設(shè)計(jì)P238 多功能數(shù)字鐘。,FPGA和EDA(選做) （選做）十進(jìn)制加/減可逆計(jì)數(shù)器設(shè)計(jì)（P285/286） 數(shù)字鐘的擴(kuò)展功能,用FPGA器件和EDA技術(shù) 實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì),已知條件 ISE 13.4軟件 FPGA實(shí)驗(yàn)開發(fā)裝置,基本功能（必做） 顯示時(shí)、

2、分、秒； 小時(shí)為24進(jìn)制，分秒為同步60進(jìn)制。 能調(diào)整小時(shí)、分鐘時(shí)間；,擴(kuò)展功能（選做, 3分） 小時(shí)為12/24進(jìn)制可切換； 任意時(shí)刻鬧鐘 。 報(bào)整點(diǎn)數(shù)(幾點(diǎn)鐘LED閃爍幾下）。,熟悉EDA軟件的使用； 擬定數(shù)字鐘的組成框圖，劃分模塊； 采用分模塊、分層次的方法設(shè)計(jì)電路； 各單元模塊電路的設(shè)計(jì)與仿真； 總體電路的設(shè)計(jì)與仿真； 總體電路的下載與調(diào)試。 設(shè)計(jì)可以采用原理圖或HDL語言。,二、實(shí)驗(yàn)的步驟與要求,三、實(shí)驗(yàn)進(jìn)度安排,10周：模塊1、260進(jìn)制、24進(jìn)制同步計(jì)數(shù)器設(shè)計(jì)與仿真； 10周：頂層模塊調(diào)用模塊1、2組成數(shù)字鐘主體電路，并完成引腳分配、編譯、仿真、下載與調(diào)試等。 11周：擴(kuò)展電路（

3、校時(shí)、仿廣播電臺正點(diǎn)報(bào)時(shí) ）實(shí)驗(yàn)。 11周：驗(yàn)收。,四、自學(xué)的內(nèi)容與學(xué)習(xí)要求,第7章（p235） 7.2 多功能數(shù)字鐘電路設(shè)計(jì),第9章 （P310） 9.4 可編程邏輯器件CPLD/FPGA,ISE 13.4開發(fā)軟件（見文檔）,了解數(shù)字鐘的功能要求及設(shè)計(jì)方法； 了解CPLD/FPGA的一般結(jié)構(gòu)及開發(fā)步驟； 掌握ISE 13.4軟件的使用； 熟悉用FPGA器件取代傳統(tǒng)的中規(guī)模集成器件實(shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法。,四、自學(xué)的內(nèi)容與學(xué)習(xí)要求,五、數(shù)字鐘電路的組成框圖,秒計(jì)數(shù)器計(jì)滿60后向分計(jì)數(shù)器進(jìn)位,分計(jì)數(shù)器計(jì)滿60后向小時(shí)計(jì)數(shù)器進(jìn)位,小時(shí)計(jì)數(shù)器按照“24進(jìn)制”規(guī)律計(jì)數(shù),計(jì)時(shí)出現(xiàn)誤差時(shí)可以用校時(shí)電路進(jìn)

4、行校時(shí)、校分、校秒,擴(kuò)展電路必須在主體電路正常運(yùn)行的情況下才能實(shí)現(xiàn)功能擴(kuò)展,時(shí)、分、秒計(jì)數(shù)器的設(shè)計(jì),分和秒計(jì)數(shù)器都是模M=60的計(jì)數(shù)器 其計(jì)數(shù)規(guī)律為0001585900 時(shí)計(jì)數(shù)器是一個(gè)24進(jìn)制計(jì)數(shù)器 其計(jì)數(shù)規(guī)律為0001222300 即當(dāng)數(shù)字鐘運(yùn)行到23時(shí)59分59秒時(shí)，秒的個(gè)位計(jì)數(shù)器再輸入一個(gè)秒脈沖時(shí)，數(shù)字鐘應(yīng)自動顯示為00時(shí)00分00秒。,六 、FPGA開發(fā)軟件使用,開發(fā)流程：,設(shè)計(jì)輸入,項(xiàng)目編譯,仿真與定時(shí)分析,編程下載,系統(tǒng)測試,修改設(shè)計(jì),多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn),1. 框圖,2. 主體電路Verilog實(shí)現(xiàn)的層次圖,多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn),3. 六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì),/* coun

5、ter10.v ( BCD: 09 ) * module counter10(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0，計(jì)數(shù)器被異步清零 else if(EN) Q = Q; /EN=0,暫停計(jì)數(shù) else if(Q = 4b1001) Q = 4b0000; else Q = Q + 1b1; /計(jì)數(shù)器增1計(jì)數(shù) end endmodule,3. 六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì),/* coun

6、ter6.v (BCD: 05)* module counter6(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0 Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0，計(jì)數(shù)器被異步清零 else if(EN) Q = Q; /EN=0,暫停計(jì)數(shù) else if(Q = 4b0101) Q = 4b0000; else Q = Q + 1b1; /計(jì)數(shù)器增1計(jì)數(shù) end endmodule,3. 六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì),/* counter6

7、0.v (BCD: 0059)* /60進(jìn)制計(jì)數(shù)器：調(diào)用10進(jìn)制和6進(jìn)制底層模塊構(gòu)成 module counter60(Cnt, nCR, EN, CP); input CP, nCR, EN; output 7:0 Cnt; /模60計(jì)數(shù)器的輸出信號 wire 7:0 Cnt; /輸出為8421 BCD碼 wire ENP; /計(jì)數(shù)器十位的使能信號（中間變量） counter10 UC0 (Cnt3:0, nCR, EN, CP); /計(jì)數(shù)器的個(gè)位 counter6 UC1 (Cnt7:4, nCR, ENP, CP); /計(jì)數(shù)器的十位 assign ENP = (Cnt3:0=4h9); /產(chǎn)生計(jì)數(shù)器十位的使能信號 endmodule,4. 任意鬧鐘設(shè)定模塊,多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn),5. 數(shù)字鐘總體組成的層次結(jié)構(gòu)圖,多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn),參考資料,羅杰主編.Verilog HDL與數(shù)字ASIC設(shè)計(jì)基礎(chǔ).華中科技大學(xué)出版社，2008 王金明，楊吉斌.數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL.電子工業(yè)出版社 夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程.北航出版社，2004 楊春玲，朱敏.EDA技術(shù)與實(shí)驗(yàn).哈爾濱工業(yè)大學(xué)出版社，2009,實(shí)驗(yàn)報(bào)告要求,實(shí)驗(yàn)名稱 實(shí)驗(yàn)任務(wù)及要求 實(shí)驗(yàn)條件（實(shí)驗(yàn)儀器、軟件