1、精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)第一章緒論摩爾定律： P4集成度大約是每18 個(gè)月翻一番或者集成度每三年4 倍的增長規(guī)律就是世界上公認(rèn)的摩爾定律；集成度提高緣由：一是特點(diǎn)尺寸不斷縮小，大約每三年縮小2 倍；二是芯片面積不斷增大，大約每三年增大 1.5 倍；三是器件和電路結(jié)構(gòu)的不斷改進(jìn)；等比例縮小定律： 種類優(yōu)缺點(diǎn) P7-81. 恒定電場等比例縮小規(guī)律（簡稱CE定律）a. 器件的全部尺寸都等比例縮小K 倍，電源電壓也要縮小K 倍，襯底摻雜濃度增大K 倍，保證器件內(nèi)部的電場不變；22b.

2、集成度提高K 倍，速度提高K 倍，功耗降低K 倍；c. 轉(zhuǎn)變電源電壓標(biāo)準(zhǔn)，使用不便利；閾值電壓降低，增加了泄漏功耗；2. 恒定電壓等比例縮小規(guī)律（簡稱CV定律）a. 保持電源電壓和閾值電壓不變，器件的全部幾何尺寸都縮小K 倍，襯底摻雜濃度增加2K 倍；22b. 集成度提高K 倍，速度提高K 倍；c. 功耗增大 K 倍；內(nèi)部電場強(qiáng)度增大，載流子漂移速度飽和，限制器件驅(qū)動(dòng)電流的增加；3. 準(zhǔn)恒定電場等比例縮小規(guī)章QCE器件尺寸將縮小K 倍，襯底摻雜濃度增加K（ 1< <K）倍，而電源電壓就只變?yōu)樵鹊?K倍；是 CV和 CE的折中；需要高性能取接近于 K，需要低功耗取接近于 1；寫出電

3、路的網(wǎng)表：RBRc680Vcc1A BJT AMP VCC 1 0 6Q12 3 0MQ4viC110uF20K32C2510uF+RLvORC12680RB2320KRL50 1KC143 10UC225 10UVI40AC11K-.MODEL MQNPN IS=1E-14+BF=80RB=50VAF=100.OP.END其中 .MODEL為模型語句，用來定義BJT 晶體管 Q1的類型和參數(shù)；word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 1 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - -

4、- - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除常用器件的端口電極符號(hào)器件名稱端口符號(hào)縮寫Q（雙極型晶體管）M（ MOS場效應(yīng)管） J （結(jié)型場效應(yīng)管） B（砷化鎵場效應(yīng)管）電路分析類型C（集電極） ， B（基極）， E（發(fā)射極）， S（襯底） D（漏極）， G（柵極）， S（源極）， B（襯底） D（ 漏極），G（柵極）， S（源極） D（漏極），G（柵極）， S（源極）.OP直流工作點(diǎn)分析.TRAN瞬態(tài)分析.DC直流掃描分析.FOUR傅里葉分析.TF傳輸函數(shù)運(yùn)算.MC蒙特卡羅分析.SENS靈敏度分析.STEP參數(shù)掃描分析.AC溝通小信號(hào)分析.WCASE最壞情形分析.NOISE噪聲分析.TE

5、MP溫度設(shè)置其次章集成電路制作工藝集成電路加工過程中的薄膜：P15熱氧化膜、電介質(zhì)層、外延層、多晶硅、金屬薄膜；光刻膠中正膠和負(fù)膠的區(qū)分:P16負(fù)膠：曝光的光刻膠發(fā)生聚合反應(yīng)，變得牢固，不易去掉；正膠： 在曝光時(shí)被光照的光刻膠發(fā)生分解反應(yīng)，在顯影時(shí)很簡潔被去掉，而沒有被曝光的光刻膠顯影后仍舊保留；因此對(duì)同樣的掩膜版，用負(fù)膠和正膠在硅片上得到是圖形剛好相反；N阱和 P 阱 CMOS結(jié)構(gòu)制作過程：P21-25N阱： 1、襯底硅片的挑選MOS集成電路都挑選<100>晶向的硅片，由于這種硅界面態(tài)密度低，缺陷少，遷移 率高，有利于提高器件性能；2、制作 n 阱第一， 對(duì)原始硅片進(jìn)行熱氧化，形

6、成初始氧化層作為阱區(qū)注入的掩蔽層；然后，根 據(jù) n 阱的版圖進(jìn)行光刻和刻蝕，在氧化層上開出n 阱區(qū)窗口； 通過注磷在窗口下形成 n 阱，注入后要進(jìn)行高溫退火，又叫阱區(qū)推動(dòng)，一方面使雜質(zhì)激活，另一方面使注入雜質(zhì)達(dá)到肯定的深度分布；3、場區(qū)氧化第一，在硅片上用熱生長方法形成一薄層SiO2 作為緩沖層，它的作用是削減硅和 氮化硅之間的應(yīng)力；然后淀積氮化硅，它的作用是作為場區(qū)氧化的掩蔽膜，一方面由于氧或水汽通過氮化硅層的擴(kuò)散速度極慢，這就有效地阻擋了氧到達(dá)硅表面；另一方面氮化硅本身的氧化速度極慢，只相當(dāng)于硅氧化速度的1/25 ；通過光刻和刻蝕去掉場區(qū)的氮化硅和緩沖的二氧化硅；接下來進(jìn)行熱氧化，由于有源

7、區(qū)有氮化硅 愛護(hù)，不會(huì)被氧化，只在場區(qū)通過氧和硅起反應(yīng)生成二氧化硅；4、制作硅柵目前 MOS晶體管大多采納高摻雜的多晶硅作為柵電極，簡稱硅柵； 硅柵工藝實(shí)現(xiàn)了柵和源、 漏區(qū)自對(duì)準(zhǔn)，削減了柵- 源和柵 - 漏的掩蓋長度，從而減小了寄生電容；硅word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 2 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除P 阱：柵工藝也叫自對(duì)準(zhǔn)工藝；5、形成源、漏區(qū)6、形成金屬互連線鳥嘴效應(yīng)： P23在場區(qū)氧化過程中，氧也會(huì)通過

8、氮化硅邊緣向有源區(qū)腐蝕，在有源區(qū)邊緣形成氧化層， 伸進(jìn)有源區(qū)的這部分氧化層被形象地稱為鳥嘴，它使實(shí)際的有源區(qū)面積比版圖設(shè)計(jì)的面積縮小；閂鎖效應(yīng)： P27閂鎖效應(yīng)是CMOS集成電路存在一種寄生電路的效應(yīng)，它會(huì)導(dǎo)致VDD和 VSS短路，使得晶片損毀；在CMOS晶片中，在電源和地線之間由于寄生的PNP和 NPN雙極型 BJT 相互影響而產(chǎn)生的低阻抗通路，它的存在會(huì)使電源和地之間產(chǎn)生大電流，從而破壞芯片或者引起系統(tǒng)錯(cuò) 誤；如下列圖， 假如外界噪聲或其他干擾使Vout 高于 VDD或低于 0，就引起寄生雙極型晶體管Q3 或 Q4 導(dǎo)通， 而 Q3或 Q4 導(dǎo)通又為Q1 和 Q2 供應(yīng)了基極電流，并通過

9、RW或 RS使 Q1 或 Q2 的發(fā)射結(jié)正偏，導(dǎo)致Q1 或 Q2 導(dǎo)通；由于Q1 和 Q2 交叉耦合形成正反饋回路，一旦其中有一個(gè)晶體管導(dǎo)通，電流將在Q1 和 Q2 之間循環(huán)放大；如Q1 和 Q2 的電流增益乘積大于1，將使電流不斷加大，最終導(dǎo)致電源和地之間形成極大的電流，并使電源和地之間鎖定在一個(gè)很低的電壓（Von +VCES），這就是閂鎖效應(yīng)；一旦發(fā)生閂鎖效應(yīng)可能造成電路永久性破壞，可以實(shí)行以下主要措施防止閂鎖效應(yīng)：(1) 減小阱區(qū)和襯底的寄生電阻RW和 RS，這樣可以減小寄生雙極晶體管發(fā)射結(jié)的正向偏 壓，防止Q1 和 Q2 導(dǎo)通；在版圖設(shè)計(jì)中合理支配n 阱接 VDD和 p 型襯底接地的引

10、線孔，減小寄生雙極晶體管基極到阱或襯底引出端的距離；2 降低寄生雙極晶體管的增益；3 使襯底加反向偏壓； 4 加愛護(hù)環(huán)，愛護(hù)環(huán)起到減弱寄生NPN晶體管和寄生PNP晶體管之間的耦合 作用； 5 用外延襯底；6 采納 SOICMOS技術(shù)是排除閂鎖效應(yīng)的最有效途徑；word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 3 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除第四章數(shù)字集成電路的基本單元電路CMOS反向器：構(gòu)成：CMOS反相器的電路構(gòu)成，是由一個(gè)增

11、強(qiáng)型n 溝 MOS管作為輸入管和由一個(gè)增強(qiáng)型 p 溝 MOS管作為負(fù)載管，且兩柵極短接作為輸入端，兩漏極短接作為輸出端，N 管源極接地， P 管源極接電源電壓VDD，這就構(gòu)成了兩管功能上的互補(bǔ)；工作原理：如下列圖的CMOS反相器電路結(jié)構(gòu)示意圖分析其工作過程如下：Vi =“ 0”時(shí)： VGSn=0，VGSp=-VDDp 管導(dǎo)通， n 管截止VO=“ 1” =VDD Vi =“ 1”時(shí)： VGSn=Vi ， VGSp=0n 管導(dǎo)通， p 管截止VO=“ 0”（ =0V）即： VOH-VOL=VDD最大規(guī)律擺幅，且輸出擺幅與p、n 管 W/L 無關(guān)（無比電路） ；直流電壓傳輸特性：V inV inV

12、 DDV outV out1瞬態(tài)特性：傳輸推遲時(shí)間、負(fù)載電容、最高頻率；直流噪聲容限：答應(yīng)的輸入電平變化范疇；開門電平：電路答應(yīng)的輸入高電平的下限關(guān)門電平：電路答應(yīng)的輸入低電平的上限上升時(shí)間： 輸出從 0.1V DD上升到 0.9V DD所需要的時(shí)間下降時(shí)間： 輸出從 0.9V DD下降到 0.1V DD所需要的時(shí)間輸出從高向低轉(zhuǎn)換的傳輸推遲時(shí)間：從輸入信號(hào)上升邊的50%到輸出信號(hào)下降邊的50%所經(jīng)過的推遲時(shí)間；t pHL輸出從低向高轉(zhuǎn)換的傳輸推遲時(shí)間：從輸入信號(hào)下降邊的50%到輸出信號(hào)上升邊的50%所經(jīng)過的推遲時(shí)間；t pLH電路的平均傳輸推遲時(shí)間CMOS反相器的設(shè)計(jì)： （ P230-231

13、 ）設(shè)計(jì)一個(gè)CMOS反相器，要求驅(qū)動(dòng)1pF 負(fù)載電容時(shí)上升時(shí)間和下降時(shí)間不超過0.5ns ；采納 0.6um 工藝， VDD=5V， VTN=0.8V ，VTP=-0.9V ，'62'62K Nun COX12010A / V, K Pu P C OX6010A / V；word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 4 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除PtrP 1N0.112P 210.11ln1.92P 0.1

14、1.92P N2t fN 1解：N 21lnN 0.1由VTP0.18代入 tP0.11ln 1.92P 得PrPV1 2210.1DDPPtr1.78 P由于 tr0.5ns ，所以P0.28ns又依據(jù)CL,C1pF，由于外部負(fù)載電容很大可以忽視輸出節(jié)點(diǎn)pn 結(jié)電容，PLK PVDD得到 K P7.14104 A/ V 2P'6W 2K P27.1410 423.8KLP60104同理可得，N'6W 2K N26.91011.5KLN12010取 LNL P0.6um ，就得WN6.9um WP14.28umCMOS與 NMOS反相器性能比較：P236-237假如把 CMOS

15、反相器中的PMOS管作為負(fù)載元件，就CMOS反相器和幾種NMOS反相器的性能差別主要是負(fù)載元件的性能差別引起的；從直流特性看， 由于 NMOS反相器中的負(fù)載元件是常導(dǎo)通的，因此輸出低電平打算于電路 的分壓比，是有比反相器，達(dá)不到最大規(guī)律擺幅，而且有較大的靜態(tài)功耗；CMOS反相器中的 PMOS管是作為開關(guān)器件，在輸出高電平常只有PMOS導(dǎo)通，在輸出低電平常只有NMOS導(dǎo)通，因此是無比電路，可以獲得最大的規(guī)律擺幅，而且不存在直流導(dǎo)通電流，有利于減小靜態(tài)功耗；從瞬態(tài)特性看，由于NMOS反相器是有比反相器，為了保證低電平合格，要求參數(shù)Kr >l ，從而使負(fù)載元件供應(yīng)的充電電流很小，造成電路的上升

16、時(shí)間遠(yuǎn)大于下降時(shí)間，成為限制速度 的主要因素； CMOS反相器可以采納對(duì)稱設(shè)計(jì)，負(fù)載特性和驅(qū)動(dòng)管特性是對(duì)稱的，使t r =t f ，從而有利于提高速度；NMOS反相器轉(zhuǎn)變區(qū)增益有限，噪聲容限??；CMOS反相器可以采納對(duì)稱設(shè)計(jì)，從而可以獲得最大的直流噪聲容限；CMOS電路相對(duì)NMOS電路有許多優(yōu)點(diǎn)，特殊是 CMOS電路低功耗的優(yōu)點(diǎn)對(duì)提高集成密度特別有利； CMOS電路的靜態(tài)功耗特別小，只有泄漏電流引起的靜態(tài)功耗，因而極大減小的芯片的維護(hù)功耗，更加符合進(jìn)展便攜式設(shè)備的需求；另外，CMOS電路有全電源電壓的規(guī)律擺幅，可以在低電壓下工作，因而更適合于深亞微米技術(shù)進(jìn)展的要求；設(shè)計(jì)一個(gè)CMOS或非門 :P

17、243-244設(shè)計(jì)一個(gè)兩輸入或非門，要求在最壞情形下輸出上升時(shí)間和下降時(shí)間不大于0.5ns ，已word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 5 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除知， CL=1pF， VDD=5V，VTN=0.8V ， VTP=-0.9V ，采納0.6um 工藝，有，；依據(jù)等效反相器分析，或非門上升時(shí)間tCLPrKPeff VDD10.112P 21ln1.92P 0.1P 依據(jù) tr0.5ns ， CL=1pF

18、， VDD=5V，可得到或非門的下降時(shí)間CLNt fK Peff VDD10.112N 211.92lnN 0.1N 依據(jù) t f0.5 ns ， CL=1pF， VDD=5V，可得到由于或非門中2 個(gè) PMOS管串聯(lián)對(duì)負(fù)載電容充電，因此要求考慮最壞情形下只有一個(gè)NMOS管導(dǎo)通對(duì)負(fù)載電容放電，要滿意下降時(shí)間要求，就有取就有如 果 是 設(shè) 計(jì) 一 個(gè) 兩 輸 入 與 非 門 ， 就 在 同 樣 性 能 要 求 和 同 樣 參 數(shù) 下 ， 得 到，；可以看出， 在同樣速度情形下，采納與非門可以比或非門節(jié)約面積；畫出用靜態(tài)CMOS兩輸入或非門的晶體管級(jí)電路圖和版圖:word 可編輯精選名師 優(yōu)秀名師

19、 - - - - - - - - - -第 6 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除VDDVDDAYBYABABGND鋁線多晶硅有源區(qū)n阱復(fù)雜規(guī)律門的口訣：P245NMOS下拉網(wǎng)絡(luò)： NMOS管串聯(lián)實(shí)現(xiàn)與操作，并聯(lián)實(shí)現(xiàn)或操作；（串與并或）PMOS上拉網(wǎng)絡(luò)： PMOS管串聯(lián)實(shí)現(xiàn)或操作，并聯(lián)實(shí)現(xiàn)與操作；（串或并與）但最終實(shí)現(xiàn)是帶非的規(guī)律功能；請(qǐng)畫出用靜態(tài)CMOS實(shí)現(xiàn)函數(shù)YABC DE的晶體管級(jí)電路圖:P246VDDABCDEAY DBCE簡述類 NMOS電路的優(yōu)缺點(diǎn)：

20、P251優(yōu)點(diǎn)： n 輸入規(guī)律門需要n+1 個(gè) MOS管，在實(shí)現(xiàn)復(fù)雜規(guī)律門時(shí)有利于減小面積；缺點(diǎn)：是有比電路達(dá)不到最大規(guī)律擺幅，有較大的靜態(tài)功耗，由于要求Kr>1, 類 NMOS 電路上升時(shí)間長（類PMOS電路下降時(shí)間長） ；應(yīng)用：可以用于對(duì)面積要求嚴(yán)格而性能要求不高的情形；CMOS傳輸門及特點(diǎn)：P253-254CMOS傳輸門： MOS晶體管的源、 漏區(qū)是完全對(duì)稱的結(jié)構(gòu)，因此 MOS晶體管的源、漏極可以互換；這種雙向?qū)ㄌ匦越o它的應(yīng)用帶來極大的敏捷性；對(duì)于源、漏極不固定，傳送信號(hào)的MOS晶體管叫做傳輸管（pass transistor）或傳輸門（Transmission可以雙向Gate，簡

21、稱 TG）；word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 7 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除特點(diǎn)： CMOS傳輸門更接近抱負(fù)開關(guān)，斷開時(shí)有很大的截止態(tài)電阻，導(dǎo)通后有較小的導(dǎo)通電阻； 傳輸電平無閾值缺失；傳輸門為CMOS規(guī)律設(shè)計(jì)增加了敏捷性，可以簡化規(guī)律電路，極大削減所需的晶體管數(shù)目，有利于提高速度和集成度；NMOS傳輸管在傳輸?shù)碗娖匠？蛇_(dá)到0，而傳輸高電平常最高只能達(dá)到VDD-VTN ，也就是說 NMOS傳輸高電平有閾值缺失；

22、PMOS傳輸管可以無缺失地傳輸高電平，但傳輸?shù)碗娖匠?huì)有閾值缺失，只能達(dá)到-V TP；說明預(yù)充 - 求值動(dòng)態(tài)CMOS與非門的工作原理:M PA M 1VDDVoutC LB M 2M N工作原理：當(dāng)0 時(shí)電路處于預(yù)充階段，M P 導(dǎo)通對(duì)輸出節(jié)點(diǎn)電容充電，由于M N 截止，下拉通路斷開，使輸出電平V out 達(dá)到高電平VDD ；當(dāng)1時(shí)，M P 截止上拉通路斷開，由于 M N 導(dǎo)通，使下拉通路可以依據(jù)輸入信號(hào)求值；如AB1 就形成下拉的導(dǎo)通通路，使輸出下降到低電平；否就M 1 和 M 2 中至少有一個(gè)管子截止，輸出保持高電平；由以上分析看出，這個(gè)電路在1 時(shí)實(shí)現(xiàn)了 AB 的功能；多米諾 CMOS電

23、路的工作原理：P269-270多米諾 CMOS電路由一級(jí)預(yù)充- 求值的動(dòng)態(tài)規(guī)律門加一級(jí)靜態(tài)CMOS反相器構(gòu)成；由于經(jīng)過反相器輸出，提高了輸出驅(qū)動(dòng)才能，另外也解決了富NMOS與富 NMOS動(dòng)態(tài)電路（或富PMO）S不能直接級(jí)聯(lián)的問題；增加一級(jí)反相器，使多米諾電路實(shí)現(xiàn)的是不帶“非”的規(guī)律；word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 8 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除0是預(yù)充階段，使V1 為高電平，經(jīng)過反相器后，輸出為低電平；當(dāng)1時(shí)

24、，如 A=B=1，就 M1,M2 和 MN1 構(gòu)成的下拉通路導(dǎo)通， 使 V1 放電到低電平， 反相后輸出為高電平； 如兩個(gè)輸入信號(hào)不全是高電平，就 M1 和 M2 中至少有一個(gè)截止，下拉通路不能導(dǎo)通，因此 V1 保持預(yù)充的高電平，輸出就保持為低電平；動(dòng)態(tài)電路的優(yōu)缺點(diǎn)：P264-265CMOS規(guī)律電路的功耗：P277分類：動(dòng)態(tài)功耗、開關(guān)過程中的短路功耗和靜態(tài)功耗；動(dòng)態(tài)功耗是電路在開關(guān)過程中對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充、放電所消耗的功耗，因此也叫開關(guān)功耗；在輸入信號(hào)上升或下降過程中，在VTN<Vin <VDD+VTP 范疇內(nèi)將使NMOS管和 PMOS管都導(dǎo)通，顯現(xiàn)從電源到低的直流導(dǎo)通電流，引

25、起開關(guān)過程中附加的短路功耗；對(duì)于常規(guī)CMOS規(guī)律電路，在穩(wěn)態(tài)時(shí)不存在直流導(dǎo)通電流，抱負(fù)情形下靜態(tài)功耗是零；但是由于各種泄漏電流的存在，使得實(shí)際CMOS電路的靜態(tài)功耗不為零；動(dòng)態(tài)功耗：減小動(dòng)態(tài)功耗的最有效措施是降低電源電壓，由于它使動(dòng)態(tài)功耗平方率下降；但是對(duì)于肯定的工藝水平，MOS管的閾值電壓有確定的值；如閾值電壓保持 不變，降低電源電壓將使MOS管導(dǎo)通電流下降，從而影響電路性能；減小負(fù)載電容是降低動(dòng)態(tài)功耗的重要途徑；改進(jìn)電路結(jié)構(gòu)，削減所需MOS管 數(shù)目，可以減小總的負(fù)載電容；因此對(duì)電源電壓的挑選有一個(gè)綜合考慮；從提高速度考慮，期望采納高的電壓；優(yōu)化的布局布線可以縮短連線路徑減小連線的寄生電容；

26、合理的晶體管的版圖結(jié)構(gòu)可以減小器件的寄生電容；電路的動(dòng)態(tài)功耗仍與電路節(jié)點(diǎn)的開關(guān)活動(dòng)因子有關(guān)，由于只有當(dāng)輸出節(jié)點(diǎn)顯現(xiàn)從 0 到 1 的規(guī)律轉(zhuǎn)換時(shí)才從電源吸取能量；體系結(jié)構(gòu)的優(yōu)化設(shè)計(jì)對(duì)降低動(dòng)態(tài)功耗同樣有重要作用；采納并行結(jié)構(gòu)和流水線結(jié)構(gòu)可以在較低電源電壓或較低的時(shí)鐘頻率下達(dá)到同樣的電路性能，從而有效降低功耗；短路功耗： 開關(guān)過程中的短路功耗與輸入信號(hào)的上升、下降時(shí)間親密相關(guān)，而且與輸出波形的上升邊和下降邊也有關(guān)系；輸出波形的上升、下降邊遠(yuǎn)大于輸入波形 可以基本排除短路功耗，但會(huì)影響電路速度；短路功耗仍與電源電壓和器件的閾值電壓有關(guān)；假如電源電壓小于VTN VTP，可以使短路功耗基本排除，但電路不能

27、滿意性能要求；從降低短路功耗考慮，可以增大器件的閾值電壓；靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中 MOS管的亞閾值電流有很大影響；減小亞閾值電流是降低功耗的一個(gè)重要設(shè)計(jì)考慮；采納可開關(guān)的源極電阻能word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 9 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除減小亞閾值電流；采納多閾值和動(dòng)態(tài)閾值技術(shù)也是減小靜態(tài)功耗的有效措施；動(dòng)態(tài)功耗的公式：PdNfa i c iViVDDi 1短路功耗的公式：PIg

28、V= 1 fK V2V 3scmeanDDDDT6靜態(tài)功耗的公式: PsI leakVDDI jI ST 第五章數(shù)字集成電路的基本模塊請(qǐng)畫出用傳輸門和CMOS反相器構(gòu)成的D鎖存器和D 觸發(fā)器的原理圖，并說明D 鎖存器工作原理 : （ P344-345 ）ckD1Qckck2ck工作原理：如下列圖，當(dāng)ck=1 時(shí)傳輸門1 導(dǎo)通，傳輸門2 斷開，輸入數(shù)據(jù)D 經(jīng)兩級(jí)反相器輸出；當(dāng)ck=0 時(shí)，傳輸門1 斷開，外部信號(hào)不起作用，傳輸門2 導(dǎo)通，使兩個(gè)反相器輸入、輸出交叉耦合，構(gòu)成一個(gè)雙穩(wěn)態(tài)電路保持原先的數(shù)據(jù)；鎖存器的輸出直接跟隨輸入信號(hào)變化，因此即使一個(gè)窄脈沖或者假信號(hào)，只要脈寬大于電路的推遲時(shí)間，

29、都會(huì)引起輸出狀態(tài)變化；而觸發(fā)器的輸出狀態(tài)在一個(gè)時(shí)鐘周期內(nèi)只能變化 一次，它的輸出狀態(tài)打算于有效時(shí)鐘邊沿處的輸入狀態(tài)；因此這種主從結(jié)構(gòu)的電路也叫邊沿 觸發(fā)器；第六章 CMOS集成電路的I/O 設(shè)計(jì)CMOS集成電路中輸入緩沖器的作用是什么？ESD愛護(hù)電路的類型及作用是什么？輸入緩沖器有兩方面作用：一是作為電平轉(zhuǎn)換的接口電路；另一個(gè)是改善輸入信號(hào)的驅(qū)動(dòng)才能；ESD愛護(hù)電路主要有輸入端ESD愛護(hù)，輸出端ESD愛護(hù)和電源的ESD愛護(hù)；靜電釋放 ESDElectroStaticDischarge愛護(hù)電路的作用主要是兩方面：一是供應(yīng)ESD電流的釋放通路；二是電壓鉗位，防止過大的電壓加到MOS器件上；闡述一般

30、電路的輸入或輸出端的4 種 ESD應(yīng)力模式 :某一個(gè)輸入或輸出端對(duì)地的正脈沖電壓（PS）或負(fù)脈沖電壓（NS）；某一個(gè)輸入或輸出端相對(duì)VDD端的正脈沖電壓（PD）或負(fù)脈沖電壓（ND）；畫出二極管輸入ESD愛護(hù)電路，說明其工作原理:word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 10 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除工作原理：對(duì)CMOS集成電路連接到壓點(diǎn)的輸入端常采納雙二極管愛護(hù)電路；二極管D1是和 PMOS源、漏區(qū)同時(shí)形成，是p n

31、 結(jié)構(gòu)，二極管D2 是和 NMOS源、漏區(qū)同時(shí)形成的，是n p 結(jié)構(gòu)；當(dāng)壓點(diǎn)相對(duì)地顯現(xiàn)負(fù)脈沖應(yīng)力，就二極管D2 導(dǎo)通，導(dǎo)通的二極管和電阻形成了ESD電流的泄放通路；當(dāng)壓點(diǎn)相對(duì)地顯現(xiàn)正脈沖應(yīng)力，使二極管D2 擊穿，只要二極管D2 擊穿電壓低于柵氧化層的擊穿電壓，就可以起到愛護(hù)作用；三態(tài)輸出的三種輸出狀態(tài), 畫出常用的CMOS三態(tài)輸出電路 :三種輸出狀態(tài)：輸出高電平狀態(tài)，輸出低電平狀態(tài)，高阻態(tài)；第七章 MOS儲(chǔ)備器MOS儲(chǔ)備器 :分類： 揮發(fā)性 隨機(jī)存取儲(chǔ)備器RAM：DRAM和 SRAM；2構(gòu)成：不揮發(fā)性只讀儲(chǔ)備器ROM： Mask ROM、PROM、EPRO、M E PROM、Flash ；不揮

32、發(fā)隨機(jī)存取儲(chǔ)備器：FeRAM、MRAM；儲(chǔ)備單元陣列、譯碼器、輸入輸出緩沖器、時(shí)鐘和掌握電路SRAM和 DRAM的優(yōu)缺點(diǎn)和應(yīng)用：P377 DRAM： Dynamic Random Access MemoryDRAM可以使用單管單元結(jié)構(gòu)實(shí)現(xiàn)；DRAM單元具有結(jié)構(gòu)簡潔、面積小、有利于提高集成 度；但也存在缺陷，一是儲(chǔ)備信息不能長期保持，會(huì)由于泄漏電流而丟失，二是單元讀出信號(hào)柔弱，而且讀出后單元原先儲(chǔ)備的信號(hào)也被轉(zhuǎn)變，也就是破壞性讀出；需要定時(shí)刷新，而且要使用靈敏 / 再生放大器；由于DRAM集成度高、功耗低，適合于運(yùn)算機(jī)的內(nèi)存； SRAM： Static Random Access Memoryw

33、ord 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 11 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除SRAM采納靜態(tài)儲(chǔ)備方式，靠雙穩(wěn)態(tài)電路儲(chǔ)備信息，信息儲(chǔ)備牢靠，只要不斷電儲(chǔ)備信息可以長期保持；SRAM單元電路復(fù)雜，占用面積大，因此集成度不如DRAM；由于 SRAM工作速度快，常用來做高速緩沖儲(chǔ)備器cache ；請(qǐng)說明 CMOS 6管單元 SRAM的工作原理；工作原理：對(duì)沒選中的單元，字線是低電平，2 個(gè)門管截止，單元和外界隔離，靠雙穩(wěn)態(tài)電路保持

34、信息；如單元存“1”，就 V1=VOH=VDD， V2=0；如存“ 0”就相反；需要對(duì)某個(gè)單元寫入信息時(shí)，該單元的字線為高電平，使門管M5 和 M6 導(dǎo)通；如寫“1”就 VBL=VDD，使 V1 充電到高電平， V2 放電到低電平，從而寫入信息；讀操作時(shí)，位線BL和都預(yù)充到高電平VDD，同時(shí)通過行譯碼器使該單元字線為 高電平；如讀“ 1”，V1=VOH，V2=0，使 M 1 截止，位線BL 不能放電；而另一側(cè)由于M 2 和 M 6 都導(dǎo)通，對(duì)位線放電；如讀“ 0”畫出 DRAM的單管單元電路圖，請(qǐng)說明該電路是如何工作的；（ P383-384 ）第八章集成電路的設(shè)計(jì)方法和版圖設(shè)計(jì)集成電路設(shè)計(jì)：設(shè)

35、計(jì)方法： top-down 自頂向下 and bottom-up（自底向上）設(shè)計(jì)流程圖：word 可編輯精選名師 優(yōu)秀名師 - - - - - - - - - -第 12 頁，共 14 頁 - - - - - - - - - -精品word 名師歸納總結(jié) - - - - - - - - - - - -資料收集于網(wǎng)絡(luò)，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除集成電路的設(shè)計(jì)方法： P407 依據(jù) IC 開發(fā)過程所需掩膜版數(shù)目的不同， IC 的設(shè)計(jì)方法可分為三種：基于可編程規(guī)律器件（ Programmable Logic Device, 簡稱 PLD）的設(shè)計(jì)方法、半定制設(shè)計(jì)方法、定制設(shè)計(jì)方法；電路單元：標(biāo)準(zhǔn)單元、宏單元、IP其中 IP 核的分類：軟核： HDL語言建立的數(shù)字模型；固核：用HDL語言建立的模型和綜合后生成的網(wǎng)表；硬核：模型具有版圖級(jí)；ASIC： Application Spec