1、學習要點：學習要點： 組合邏輯電路的分析和設計組合邏輯電路的分析和設計 競爭冒險的產(chǎn)生和消除競爭冒險的產(chǎn)生和消除 編碼器、譯碼器、加法器等中規(guī)模集編碼器、譯碼器、加法器等中規(guī)模集 成電路的邏輯功能和使用方法成電路的邏輯功能和使用方法組合電路組合電路：輸出僅由輸入決定，與電路當前狀：輸出僅由輸入決定，與電路當前狀態(tài)無關；電路結構中態(tài)無關；電路結構中無無反饋環(huán)路（無記憶）反饋環(huán)路（無記憶）組合邏輯電路I0I1In-1Y0Y1Ym-1輸入輸出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfY分析：分析：已知邏輯電路，通過數(shù)字邏輯的方法，推斷電路的邏輯功能。已知

2、邏輯電路，通過數(shù)字邏輯的方法，推斷電路的邏輯功能。設計：設計：根據(jù)實際邏輯問題（控制要求），設計出滿足要求的最簡的邏根據(jù)實際邏輯問題（控制要求），設計出滿足要求的最簡的邏輯電路圖。輯電路圖。ABCY&3.1 組合邏輯電路的分析方法組合邏輯電路的分析方法邏輯圖邏輯圖邏輯表邏輯表達式達式 1 1 最簡與或最簡與或表達式表達式化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級寫出ACBCABYYYY 321A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達式表達式 3 真值表真值表A

3、CBCABY 3 4 電路的邏電路的邏輯功能輯功能當輸入當輸入A、B、C中有中有2 2個或個或3 3個為個為1 1時，輸時，輸出出Y為為1 1，否，否則輸出則輸出Y為為0 0。所以這個電路所以這個電路實際上是一種實際上是一種3 3人表決用的人表決用的組合電路：只組合電路：只要有要有2票或票或3票票同意，表決就同意，表決就通過。通過。 4 Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYYYBAYCBAY21321321邏輯表邏輯表達式達式ABBABBABBACBAY最簡與或最簡與或表達式表達式真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0

4、11 1 01 1 111111100ABCY&用與非門實現(xiàn)用與非門實現(xiàn)電路的輸出電路的輸出Y只與輸入只與輸入A、B有關，而與輸入有關，而與輸入C無關。無關。Y和和A、B的邏輯關系為：的邏輯關系為：A、B中只要一中只要一個為個為0，Y=1；A、B全為全為1時，時，Y=0。所以。所以Y和和A、B的邏輯關系的邏輯關系為與非運算的關系。為與非運算的關系。電路的邏輯功能電路的邏輯功能ABBAY組合邏輯電路邏輯表達式最簡表達式真值表邏輯功能化簡變換(1) 由邏輯圖寫出各輸出端的邏輯表達式；由邏輯圖寫出各輸出端的邏輯表達式；(2) 化簡和變換邏輯表達式；化簡和變換邏輯表達式；(3) 列出真值表；列出真值表

5、；(4) 根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定其功能。根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定其功能。組合邏輯電路的分析方法 組合邏輯電路的設計一般應以電路簡單、所用器件最少為目標，并盡量減少所用集成器件的種類，因此在設計過程中要用到前面介紹的代數(shù)法和卡諾圖法來化簡或轉換邏輯函數(shù) 3.2 組合邏輯電路的設計方法組合邏輯電路的設計方法組合電路的一般設計方法組合電路的一般設計方法一般步驟一般步驟:(1) 由實際邏輯問題列出真值表由實際邏輯問題列出真值表;(2) 由真值表寫出邏輯表達式由真值表寫出邏輯表達式;(3) 化簡、變換輸出邏輯表達式；化簡、變換輸出邏輯表達式；(4) 畫出邏輯圖。畫出邏輯圖。

6、真值表真值表電路功電路功能描述能描述：設計一個樓上、樓下開關的控制邏輯電路設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；開關打開電燈，上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。用樓下開關關滅電燈。設樓上開關為設樓上開關為A，樓下開關為，樓下開關為B，燈泡為，燈泡為Y。并。并設設A、B閉合時為閉合時為1，斷開時為，斷開時為0；燈亮時；燈亮時Y為為1，燈滅時燈滅時Y為為0。根據(jù)邏輯要求列出真值表。根

7、據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法窮舉法 1 2 邏輯表達式邏輯表達式或卡諾圖或卡諾圖最簡與或最簡與或表達式表達式化簡 3 2 BABAY已為最簡與或表達式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY&ABY=1用與非門實現(xiàn)ABBABAYBAY用異或門實現(xiàn)例2 設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定。 解：(1)根據(jù)設計要求建立該邏輯函數(shù)的真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111(2) 由真值表寫出邏輯表達式：ABCCABCBABCAY (3) 化簡（用卡

8、諾圖）：ACBCABY(4) 畫出邏輯圖 （圖a）如果要求用與非門實現(xiàn)該邏輯電路，就應將表達式轉換成與非與非表達式：邏輯圖為圖b所示。ACBCABACBCABYab例例3 3 設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。信號，提醒有關人員修理。 解解 邏輯抽象邏輯抽象輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅）（紅）Y（黃）（黃）G（綠）（綠）Z（有無故障）（有無故障）1 - 有有

9、0 - 無無 列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111 卡諾圖化簡卡諾圖化簡RYG0100 01 11 101111 列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1100101111 ZR Y GRYRGYGYGRGRYGYRZ 畫邏輯圖畫邏輯圖例4 設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務）三種輸入信號，通過排隊電路分別從Y0、Y1、Y2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應首先接通

10、火警信號，其次為盜警信號，最后是日常業(yè)務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門與非門）實現(xiàn)。 解：(1) 列真值表：對于輸入，設有信號為邏輯“1”；沒信號為邏輯“0”。對于輸出，設允許通過為邏輯“1”；不設允許通過為邏輯“0”。 根據(jù)題意，列真值表：根據(jù)題意，列真值表：I0 I1 I2 Y0 Y1 Y20 0 0 0 0 00 0 1 0 0 10 1 0 0 1 00 1 1 0 1 01 0 0 1 0 01 0 1 1 0 01 1 0 1 0 01 1 1 1 0 0I0 I1 I2 Y0 Y1 Y20 0 0 0 0 00 0

11、1 0 0 10 1 0 1 01 1 0 0組組合合電電路路I0I1I2Y0Y1Y2按優(yōu)先級處理信號的電路按優(yōu)先級處理信號的電路優(yōu)先級優(yōu)先級I0、I1、I2有效電平為高電平有效電平為高電平(3)根據(jù)要求，將上式轉換為與非表達式： 00IY 101IIY 2102102IIIIIIY由簡化真值表得表達式：由簡化真值表得表達式：Y0=I0Y1=I0I1Y2=I0I1I2(4) 畫出邏輯圖 可見，在實際設計邏輯電路時，有時并不是表達式最簡單，可見，在實際設計邏輯電路時，有時并不是表達式最簡單，就能滿足設計要求，還應考慮所使用集成器件的種類，將表就能滿足設計要求，還應考慮所使用集成器件的種類，將表達

12、式轉換為能用所要求的集成器件實現(xiàn)的形式，并盡量使所達式轉換為能用所要求的集成器件實現(xiàn)的形式，并盡量使所用集成器件最少，就是設計步驟框圖中所說的用集成器件最少，就是設計步驟框圖中所說的“最合理表達最合理表達式式”。 例例5 水槽由兩臺水泵水槽由兩臺水泵 L1 、L2供水。供水。A、B、C為三個水位為三個水位檢測儀，當水位低于水位檢測儀時，它們輸出高電平，檢測儀，當水位低于水位檢測儀時，它們輸出高電平，當水位高于水位檢測儀時，它們輸出低電平。試用邏輯當水位高于水位檢測儀時，它們輸出低電平。試用邏輯門設計一個控制兩臺水泵供水的電路，要求門設計一個控制兩臺水泵供水的電路，要求:1、當水位超過、當水位超

13、過C點時：點時：水泵水泵L1 、L2均停止工作均停止工作;2、當水位超過、當水位超過B點，低于點，低于C點時：點時：僅僅L1工作工作;3、當水位超過、當水位超過A點，低于點，低于B點時：點時：僅僅L2工作工作;4、當水位低于、當水位低于A點時：水泵點時：水泵L1 、L2同時同時工作工作.L L1 1L L1 1ABL L1 1L L1 1L L1 1L L2 2C輸入變量（輸入變量（A、B、C ）：）：為三個檢測儀的輸出為三個檢測儀的輸出邏輯邏輯1：水位低于水位檢測儀；：水位低于水位檢測儀；邏輯邏輯0：水位高于水位檢測儀。：水位高于水位檢測儀。輸出變量（輸出變量（L L1 1， L L2 2）

14、：）：兩個水泵兩個水泵邏輯邏輯1：水泵工作；：水泵工作；邏輯邏輯0：水泵不工作。：水泵不工作。1 1、邏輯抽象：、邏輯抽象：L L1 1L L2 2ABC當水位超過當水位超過C點時，點時，L1 、L2均停止工作均停止工作; ;2、列真值表、列真值表1 11 10 01 10 00 01 10 0當水位超過當水位超過B點，低于點，低于C點時僅點時僅L1工作工作;當水位低于當水位低于A點時，點時，L1 、L2同時工作。同時工作。當水位超過當水位超過A點，低于點，低于B點時僅點時僅L2工作工作; L1L21 11 11 10 01 11 11 10 01 10 00 01 11 11 10 00 0

15、1 10 01 10 00 00 00 00 0 C B AL L1 1L L2 2ABC L1L2111011101001110010100000CBA11010100 00 01 11ABC10 01 01L1BC 00 01 11ABC10 00 11L2ABABCL1=+L2= B3、由真值表寫出邏輯表達式簡化和變換邏輯表達式、由真值表寫出邏輯表達式簡化和變換邏輯表達式4、畫出邏輯電路（、畫出邏輯電路（略略）3.3 組合電路中的競爭冒險組合電路中的競爭冒險1、產(chǎn)生競爭冒險的原因、產(chǎn)生競爭冒險的原因在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出在組合電路中，當輸入信號的狀態(tài)改變時，

16、輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號干擾信號01AAY12AAY2、消除競爭冒險的方法、消除競爭冒險的方法BCBAYY1 ABC000111100000110111ABC12314&有圈相切，則有競爭冒險有圈相切，則有競爭冒險ACBCBAY增加冗余項，增加冗余項，消除競爭冒險消除競爭冒險Y1ABC125341&當A=C=1時

17、，Y=1若B10，則會出現(xiàn)負向的干擾脈沖。組合電路的特點：在任何時刻的輸出只取決于當組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態(tài)無關。實現(xiàn)時的輸入信號，而與電路原來所處的狀態(tài)無關。實現(xiàn)組合電路的基礎是邏輯代數(shù)和門電路。組合電路的基礎是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等表達式、卡諾圖和波形圖等5種方法來描述，它們在本種方法來描述，它們在本質上是相通的，可以互相轉換。質上是相通的，可以互相轉換。組合電路的設計步驟：邏輯圖組合電路的設計步驟：邏輯圖寫出邏輯表達式寫出邏輯表達式

18、邏輯表達式化簡邏輯表達式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設計步驟：列出真值表組合電路的設計步驟：列出真值表寫出邏輯表寫出邏輯表達式或畫出卡諾圖達式或畫出卡諾圖邏輯表達式化簡和變換邏輯表達式化簡和變換畫出邏畫出邏輯圖。輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)組合函數(shù)，可以取得事半功倍的效果。組合函數(shù)，可以取得事半功倍的效果。3.4.1 編碼器編碼器3.4.5 算術運算電路算術運算電路3.4.2 譯碼器譯碼器3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器3.4.4 數(shù)值比較器數(shù)值比較器實現(xiàn)編碼操作的電路稱為編碼器。編碼器的邏輯功

19、能就是把輸入的每一個高、低電平信號編成一個對應的二進制代碼。1、2位二進制編碼器（位二進制編碼器（4線線-2線編碼器）線編碼器）輸輸入入4個互斥的信號個互斥的信號輸輸出出2位二進制代碼位二進制代碼真真值值表表 I0 I1 I2 I3 Y1 Y0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 編編碼碼器器N個需編碼的信息個需編碼的信息n位二進制碼（位二進制碼（2nN）輸入高電平有效輸入高電平有效 輸出輸出8421碼碼高？低？高？低？碼？碼？3.4.1 編碼器編碼器真真值值表表 I0 I1 I2 I3 Y1 Y0 0 0 0

20、 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 由真值表填卡諾圖：真值表填卡諾圖： 00 01 11 10 00 0 1 1 01 0 11 10 0 I0 I1 I2I3Y1 00 01 11 10 00 0 1 0 01 1 11 10 0 I0 I1 I2I3Y0Y1=I2+I3Y0=I1+I3 I0 I1 I2 I3 Y1 Y0 0 0 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 完完整整的的真真值值表表 Y1 Y0 I0 0 0 I1 0 1 I2 1 0 I3 1 1簡簡化化的的真真值值表表11Y0Y

21、1I2I3I1I0邏輯圖：Y1=I2+I3Y0=I1+I32、3位二進制編碼器位二進制編碼器輸輸入入8個互斥的信號個互斥的信號輸輸出出3位二進制代碼位二進制代碼輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 1真值表真值表 Y1 Y0 I0 0 0 I1 0 1 I2 1 0 I3 1 1753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a)

22、 由或門構成(b) 由與非門構成111&邏邏輯輯表表達達式式邏輯圖邏輯圖輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 13、3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。增加優(yōu)先級增加優(yōu)先級設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。增加標志位增加標志位GS有編碼請求時GS=1，以區(qū)分無編碼請求和I0有效。輸 入 I7 I6 I5 I4 I3 I2 I1 I0 輸 出 Y2 Y1 Y0 GS 1 0 1 0 0 1 0 0 0 1 0 0

23、 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 0 0 0 12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達式邏輯表達式01234567IIIIIIIIGS 輸 入

24、I7 I6 I5 I4 I3 I2 I1 I0 輸 出 Y2 Y1 Y0 G S 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 1 0 0 0 0 邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反

25、相器就可以了。4. 優(yōu)先編碼器（優(yōu)先編碼器（8-3線優(yōu)先編碼器線優(yōu)先編碼器74LS148）SIIIIIIIIIIYSIIIIIIIIYSIIIIY)()()(7656436421076543542176542SIIIIIIIIYS76543210選通輸出端：SIIIIIIIISSIIIIIIIIYEX)(7654321076543210選通輸出端：擴展端：74LS148功能表功能表輸 入輸 出1 x x x x x x x x0 1 1 1 1 1 1 1 10 x x x x x x x 00 x x x x x x 0 10 x x x x x 0 1 10 x x x x 0 1 1 1

26、0 x x x 0 1 1 1 10 x x 0 1 1 1 1 10 x 0 1 1 1 1 1 10 0 1 1 1 1 1 1 11 1 1 1 11 1 1 0 10 0 0 1 00 0 1 1 00 1 0 1 00 1 1 1 01 0 0 1 01 0 1 1 01 1 0 1 01 1 1 1 0S0I1I2I3I4I5I6I7I2Y1Y0YSYEXY輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效0111111000110074LS148芯片性能芯片性能(1) 高位優(yōu)先編碼（ 優(yōu)先權最高， 最低）(2) 當某輸入端優(yōu)先

27、權最高時，輸出為該輸入端的編號按位求反。如時，輸出為111按位求反，即000。 7I0I07ISI7I6I5I4I3I2I1I0YEXY2Y1Y0YSS74LS148（3） 為使能輸入端，低電平有效。為使能輸入端，低電平有效。 為使能輸出端，通常接為使能輸出端，通常接至低位芯片的端，無編碼信號輸入端。至低位芯片的端，無編碼信號輸入端。 和和 配合可以實現(xiàn)多級配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。編碼器之間的優(yōu)先級別的控制。 為擴展輸出端，是控制標志。為擴展輸出端，是控制標志。 0表示有編碼信號輸入。表示有編碼信號輸入。SYSSYEXYEXY例 由兩片74LS148組成的16-4線編碼器只

28、有 均無輸入信號時（均為高電平）時，才允許對 的輸入信號進行編碼。158AA70AA(1)片的 可作為輸出的第4位。EXY)2(0)1(00)2(1)1(11)2(2)1(22YYZYYZYYZEXYZ 3指出下列幾種情況電路指出下列幾種情況電路輸出的狀態(tài)：輸出的狀態(tài)：(1) 端為端為0，其余均為高電平，其余均為高電平(2) 端為端為0，其余均為高電平，其余均為高電平(3) 和和 同為同為0，其余均為高，其余均為高電平電平(4) 全為全為003 ZZ4A10A0A8A015AA問題思考：若用四片問題思考：若用四片74148構成一個構成一個32線線5線線 編碼器，電路如何設計？編碼器，電路如何設

29、計？ 若用八片若用八片74148構成一個構成一個64線線6線線 編碼器，電路又如何設計？編碼器，電路又如何設計？ 輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 15、8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進制代碼位二進制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYI

30、IIIIIIIYIIIIIIIIYIIIIY邏輯表達式邏輯表達式輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構成Y3 Y2 Y1 Y0&邏輯圖邏輯圖9753197531076327632176547654

31、298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIYI9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 06、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降

32、邏輯表達式邏輯表達式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIYI9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0

33、0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。10線-4線優(yōu)先編碼器 16 15 14 1

34、3 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效小結用二進制代碼表示特定對象的過程用二進制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器。編碼器分二進制編碼器和十進制編編碼器分二進制編碼器和十進制編碼器，各種編碼器的工作原理類似，碼器，各種編碼器的工作原理類似，設計方法也相同。集成二進制編碼器設計方法也相同。集成二進制編碼器和集成十進制編碼器均采用

35、優(yōu)先編碼和集成十進制編碼器均采用優(yōu)先編碼方案。方案。3.4.2 譯碼器譯碼器譯碼器就是把一種代碼轉換為另一種代碼的電路。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。3.4.2.1 二進制譯碼器二進制譯碼器設二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯譯碼碼器器n位二進制碼位二進制碼N個譯碼出的信息個譯碼出的信息N 2n1、3位二進制譯碼器位二進制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70

36、 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進制代碼位二進制代碼輸輸出出：8個互斥的信號（高電平有效）個互斥的信號（高電平有效）01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y

37、5 Y4 Y3 Y2 Y1 Y0邏輯表達式邏輯表達式邏輯圖邏輯圖電路特點電路特點：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器7766554433221100mYmYmYmYmYmYmYmY7766554433221100mYmYmYmYmYmYmYmY7766554433221100mEYmEYmEYmEYmEYmEYmEYmEYIIIIIIII7766554433221100mEYmEYmEYmEYmEYmEYmEYmEYIIIIIIII輸出高電平有效輸出高電平有效輸出低電平有效輸出低電平有效輸出高電平有效輸出高電平有效使能高電平有效使能高電平有效輸出低電平有效輸出低電平有效使能低電

38、平有效使能低電平有效2、集成二進制譯碼器、集成二進制譯碼器74LS138 16 15 14 13 12 11 10 9 74LS138 1 2 3 4 5 6 7 8 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S2 S3 S1 Y7 GND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S2 S3 G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S2 S3G1 (a) 引腳排列圖 (b) 邏輯功能示意圖 A2、A1、A0為二進制譯碼輸入端， 為譯碼輸出端（低電平有效），S1、 、為選通控制端。當S11、 時，

39、譯碼器處于工作狀態(tài)；當S10、時，譯碼器處于禁止狀態(tài)。07YY2S3S032SS132SS7321763216532154321433213232121321103210mSSSYmSSSYmSSSYmSSSYmSSSYmSSSYmSSSYmSSSY輸輸入入：自然二進制碼：自然二進制碼輸輸出出：低電平有效：低電平有效表達式：表達式：A2、A1、A0為二進制譯碼輸入端， 為譯碼輸出端（低電平有效），S1、 、為選通控制端。當S11、 時，譯碼器處于工作狀態(tài)；當S10、時，譯碼器處于禁止狀態(tài)。07YY2S3S032SS132SS真值表真值表輸 入 輸 出 使 能 選 擇 1S A2 A1 A0 0

40、1234567 YYYYYYYY 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 32SS Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y

41、11 Y12 Y13 Y14 Y15 使能 譯碼輸出 A0A1A2 A3 “1” 譯碼輸入 A0A1A2 S1 S2 S3 低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 S1 S2 S3 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3、74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器ABCAL例例1：用一片：用一片74LS138實現(xiàn)函數(shù)實現(xiàn)函數(shù)123LACABCABCLBCABCLABABC 例例3 3：試用：試用74LS138設計一個監(jiān)視交通信號燈工作狀態(tài)的邏設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視輯電路。正常情

42、況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。7620mmmm 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm ABCAL例例1：用一片：用一片74LS138實現(xiàn)函數(shù)實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù)在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù). +5V A B C L & 7620YYYY ABCCABCBACBAL 0267mmmm 1

43、23LACABCABCLBCABCLABABC 1345621373235LABCABCABCABCmmmmLABCABCABCmmmLABCABCABCmmm Y1Y0Y2Y3Y4Y6Y7Y5A2A1A0E3E2E1&L3L1L2+5VCBA2137L = YYY3235L= YYY16435L =YYYY例例3 3：試用：試用74138設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。發(fā)出報警信號，提醒有關人員修理。

44、ZR Y GRYRGYG ()()()R Y GRY GGRG YYYG RR R Y GRYGRYGRYGRYGRYGRYG03567mmmmm 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V R Y G 03567Zmmmmm Z& 03567mmmmm03567YYYYY二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應的10個信號，用Y9Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。3.4.2.2 二二-十進

45、制譯碼器十進制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二-十進制代碼翻譯成10個高低電平信號的電路，稱為二-十進制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0

46、 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達式邏輯表達式邏輯圖邏輯圖 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變

47、量，即為低電平有效。、集成、集成8421 BCD碼碼譯碼器譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用完全譯碼方案。abcdefgh a b c d a f b e f g h g e

48、c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh3.4.2.3 顯示譯碼器顯示譯碼器1、數(shù)碼顯示器、數(shù)碼顯示器 把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為數(shù)字顯示譯碼器。數(shù)字顯示譯碼器。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極2、顯示譯碼器、顯示譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表 A3A2A1A0000111100010101011111110100212023AAAAAAAaa的卡諾圖的卡諾圖 A3A2A1A0000111100011

49、10110111111010b的卡諾圖的卡諾圖 A3A2A1A000011110001110111111111001c的卡諾圖的卡諾圖01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡諾圖的卡諾圖 A3A2A1A000011110001010100011001011e的卡諾圖的卡諾圖012120102AAAAAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡諾圖的卡諾圖 A3A2A1A000011110000110101111101011g的卡諾圖的卡諾圖0212013AAAA

50、AAAf1212013AAAAAAAg邏輯表達式邏輯表達式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa邏輯圖邏輯圖a b c d e f g A3 A2 A1 A01111&b c dagfe3AA2A1A07448LTRBIBI/RBO七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進制代碼轉換成顯示器所需要的七個段信號ag。燈測試輸入滅零輸入滅燈輸入/滅零輸出2、集成顯示譯碼器、集成顯示譯碼器74LS482、集

51、成顯示譯碼器、集成顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖輸 入輸 出功 能 或十 進 制 數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅 燈 )LT (試 燈 )RBI (動 態(tài) 滅 零 ) 0 1 0 0 0 0 00(輸 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 1

52、1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0

53、10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，為了增強器件的功能，在 74LS48 中還設置了一些輔助端。這些輔助端的功能如下：（1）試燈輸入端LT：低電平有效。當LT0 時，數(shù)碼管的七段應全亮，與輸入的譯碼信號無關。本輸入端用于測試數(shù)碼管的好壞。（2）動態(tài)滅零輸入端RBI：低電平有效。當LT1、RBI0、且譯碼輸入全為 0 時，該位輸出不顯示，即 0 字被熄滅；當譯碼輸入不全為 0 時，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)0034.50 可顯示為 34.5。（3）滅

54、燈輸入/動態(tài)滅零輸出端RBOBI /：這是一個特殊的端鈕，有時用作輸入，有時用作輸出。當RBOBI /作為輸入使用，且RBOBI /0 時，數(shù)碼管七段全滅，與譯碼輸入無關。當RBOBI /作為輸出使用時，受控于LT和RBI：當LT1 且RBI0 時，RBOBI /0；其它情況下RBOBI /1。本端鈕主要用于顯示多位數(shù)字時，多個譯碼器之間的連接。輔助端功能輔助端功能B) L2(AB) L3(A=B) L2(AB) L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB AB3A3B2A2B1A1B0A0 B A B A B3A3 B2A2 B1A1 B0A0 B0A0= B0A0=

55、 B0A0= B0 1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 14位數(shù)值比較器CC14585AB時，Y(AB時，Y(AB)=1A=B時，Y(A=B)=1I(AB)、 I(A=B)為級為級連輸入端，作用為：連輸入端，作用為：(1)芯片的擴展芯片的擴展(2)多片連接時，當本位的多片連接時，當本位的A和和B比較無結果時，電比較無結果時，電路的輸出由路的輸出由I的輸入狀態(tài)的輸入狀態(tài)決定決定(3)若為最低位片時，若為最低位片時，I(AB)和和I(A=B)接接13.4.4.3 比較器的級聯(lián)比較器的級聯(lián) 16 1

56、5 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB AB AB AB AB AB AB AB AB AB、 AB和A=B 必須預先分別預置為1、0、1。小結在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)常需要對兩個二進制數(shù)進行大小判別，然常需要對兩個二進制數(shù)進行大小判別，然后根據(jù)判別結果轉向執(zhí)行某種操作。用來后根據(jù)判別結果轉向執(zhí)行某種操作。用來完成兩個二進制數(shù)的大小比較的邏輯電路完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電稱

57、為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進行比較的路中，數(shù)值比較器的輸入是要進行比較的兩個二進制數(shù)，輸出是比較的結果。兩個二進制數(shù)，輸出是比較的結果。利用集成數(shù)值比較器的級聯(lián)輸入端，很利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構成更多位數(shù)的數(shù)值比較器。數(shù)值比容易構成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種。較器的擴展方式有串聯(lián)和并聯(lián)兩種。3.4.5 算術運算電路算術運算電路1、半加器、半加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACB

58、ABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進位2、全加器、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBC