1、例例7-1 ADC0809采樣電路系統(tǒng)采樣電路系統(tǒng)L利用利用LPM設(shè)計設(shè)計圖圖7-1 ADC0809采樣電路系統(tǒng)采樣電路系統(tǒng)選擇選擇創(chuàng)建一個新的宏創(chuàng)建一個新的宏先建項(xiàng)目先建項(xiàng)目點(diǎn)擊點(diǎn)擊圖圖7-2 fifo的的PLM定制定制1選選擇擇修修改改存存儲儲路路徑徑及及命命名名生存文件生存文件格式選擇格式選擇運(yùn)用元運(yùn)用元件系列件系列圖圖7-3 fifo的的PLM定制定制2設(shè)置數(shù)設(shè)置數(shù)據(jù)深度據(jù)深度設(shè)置數(shù)設(shè)置數(shù)據(jù)位寬據(jù)位寬設(shè)置時鐘設(shè)置時鐘同步同步/異步異步讀讀/寫寫圖圖7-4 fifo的的PLM定制定制3若選中某項(xiàng)，則在若選中某項(xiàng)，則在其其“宏宏”（圖左邊）（圖左邊）上就顯示該端口，上就顯示該端口，有讀空有

2、讀空/寫滿、同寫滿、同步步/異步清零等異步清零等選擇選擇“宏宏” 端口端口圖圖7-5 fifo的的PLM定制定制4選擇選擇“讀讀” 同步模式同步模式選擇選擇“儲儲存存”區(qū)域區(qū)域圖圖7-6 fifo的的PLM定制定制5選擇優(yōu)化選擇優(yōu)化方式（速方式（速度度/面積）面積）選擇某些選擇某些功能端口功能端口是否有效是否有效選擇是否選擇是否僅用所用僅用所用芯片的存芯片的存儲單元儲單元圖圖7-7 fifo的的PLM定制定制6EDA仿真庫仿真庫是否生成是否生成網(wǎng)絡(luò)表網(wǎng)絡(luò)表測定時間和測定時間和資源估計資源估計圖圖7-8 fifo的的PLM定制定制7生成的生成的文件存文件存儲路徑儲路徑產(chǎn)生的產(chǎn)生的文件類文件類型，

3、型，可可選選圖圖7-9 fifo的的PLM定制定制8如果選中生如果選中生成網(wǎng)絡(luò)表成網(wǎng)絡(luò)表在在“完成完成”向?qū)r會出向?qū)r會出現(xiàn)圖示現(xiàn)圖示圖圖7-10 fifo的的PLM定制定制9接下頁接下頁 LPM_FIFO定制的定制的VHDL文件文件接下頁接下頁接上頁接上頁接上頁接上頁 圖圖7-10 fifo的仿真波形的仿真波形 LPM_FIFO定制文件仿真測試定制文件仿真測試7.2.3 AD_FIFO系統(tǒng)實(shí)現(xiàn)系統(tǒng)實(shí)現(xiàn)【例【例8-25】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD_FIFO IS PORT (EOC,CLK,WR_EN,RD_EN

4、,CLR : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FULL,ALE,START,OE,ADDA : OUT STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END AD_FIFO; ARCHITECTURE behav OF AD_FIFO IS SIGNAL a1, b1, c1, d1 : STD_LOGIC ; COMPONENT ADCINT PORT ( CLK ,EOC : IN STD_LOGIC; LOCK, ALE, START, OE,ADDA : OU

5、T STD_LOGIC ); END COMPONENT; 接下頁接下頁COMPONENT FIFO2 PORT (data : IN STD_LOGIC_VECTOR (7 DOWNTO 0); wrreq,rdreq,clock, aclr : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0); full : OUT STD_LOGIC ); END COMPONENT; BEGIN b1 = CLK AND WR_EN ; c1 = NOT WR_EN ; a1 b1,EOC=EOC,LOCK=d1,ALE=ALE, START=S

6、TART,OE=OE,ADDA=ADDA); U2: FIFO2 PORT MAP(data=D,wrreq=WR_EN,rdreq=c1, clock=a1,aclr=CLR,full=FULL,q=Q); END behav;接上頁接上頁實(shí)實(shí) 驗(yàn)驗(yàn)（1 1）實(shí)驗(yàn)?zāi)康模海?shí)驗(yàn)?zāi)康模簩W(xué)習(xí)在學(xué)習(xí)在VHDLVHDL文本描述的電路中調(diào)用文本描述的電路中調(diào)用LPMLPM模塊。模塊。（2 2）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理：作為練習(xí)，作為練習(xí)，根據(jù)圖根據(jù)圖8-8-5353的電路原理，用的電路原理，用LPMLPM模塊設(shè)計加法模塊設(shè)計加法計數(shù)器。計數(shù)器。（3 3）實(shí)驗(yàn)內(nèi)容：）實(shí)驗(yàn)內(nèi)容：將圖將圖8-8-5353中的元件

7、中的元件7437474374，用，用LPM_LATCHLPM_LATCH代替，用代替，用VHDLVHDL純純文本方式文本方式表達(dá)圖表達(dá)圖8-8-5353。給出其仿真波形，并在。給出其仿真波形，并在EDAEDA實(shí)驗(yàn)系統(tǒng)上驗(yàn)證此項(xiàng)設(shè)實(shí)驗(yàn)系統(tǒng)上驗(yàn)證此項(xiàng)設(shè)計。計。（4 4）實(shí)驗(yàn)思考題：）實(shí)驗(yàn)思考題：修改以上設(shè)計，但仍然利用修改以上設(shè)計，但仍然利用LPMLPM模塊模塊, ,即即lpm_add_sublpm_add_sub、busmuxbusmux、lpm_latchlpm_latch及其它的模塊構(gòu)成一個可預(yù)置初值的減法計數(shù)器。及其它的模塊構(gòu)成一個可預(yù)置初值的減法計數(shù)器。（5 5）實(shí)驗(yàn)報告：）實(shí)驗(yàn)報告：給

8、出以上的實(shí)驗(yàn)內(nèi)容，時序分析和實(shí)測結(jié)果，完成實(shí)驗(yàn)給出以上的實(shí)驗(yàn)內(nèi)容，時序分析和實(shí)測結(jié)果，完成實(shí)驗(yàn)報告。報告。實(shí)驗(yàn)實(shí)驗(yàn)8-1 LPM模塊應(yīng)用練習(xí)模塊應(yīng)用練習(xí)實(shí)實(shí) 驗(yàn)驗(yàn)（1 1）實(shí)驗(yàn)?zāi)康模海?shí)驗(yàn)?zāi)康模簩W(xué)習(xí)利用數(shù)控分頻器設(shè)計硬件電子琴實(shí)驗(yàn)。學(xué)習(xí)利用數(shù)控分頻器設(shè)計硬件電子琴實(shí)驗(yàn)。（2 2）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理：主系統(tǒng)由主系統(tǒng)由3 3個模塊組成個模塊組成，例，例8-298-29是頂層設(shè)計文是頂層設(shè)計文件，其內(nèi)部有兩個功能模塊（如圖件，其內(nèi)部有兩個功能模塊（如圖8-148-14所示）：所示）：TONE.VHDTONE.VHD( (例例8-288-28) )和和SPEAKER.VHDSPEAKER.VHD（例

9、例8-278-27）。）。實(shí)驗(yàn)實(shí)驗(yàn)8-2 硬件電子琴電路設(shè)計硬件電子琴電路設(shè)計圖圖8-14 硬件電子琴電路結(jié)構(gòu)硬件電子琴電路結(jié)構(gòu)實(shí)實(shí) 驗(yàn)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)8-2 硬件電子琴電路設(shè)計硬件電子琴電路設(shè)計模塊模塊TONETONE是音階發(fā)生器，當(dāng)是音階發(fā)生器，當(dāng)8 8位發(fā)聲控制輸入位發(fā)聲控制輸入INDEXINDEX中某一位為高中某一位為高電平時，則對應(yīng)某一音階的數(shù)值將從端口電平時，則對應(yīng)某一音階的數(shù)值將從端口TONETONE輸出，作為獲得該音階輸出，作為獲得該音階的分頻預(yù)置值；同時由的分頻預(yù)置值；同時由CODECODE輸出對應(yīng)該音階簡譜的顯示數(shù)碼，如輸出對應(yīng)該音階簡譜的顯示數(shù)碼，如5 5，并由，并由HIGHH

10、IGH輸出指示音階高輸出指示音階高8 8度顯示。由例度顯示。由例8-288-28可見，其語句結(jié)構(gòu)只是可見，其語句結(jié)構(gòu)只是類似與真值表的純組合電路描述，其中的音階分頻預(yù)置值，如類似與真值表的純組合電路描述，其中的音階分頻預(yù)置值，如Tone = Tone = 12901290是根據(jù)產(chǎn)生該音階頻率所對應(yīng)的分頻比獲得的。是根據(jù)產(chǎn)生該音階頻率所對應(yīng)的分頻比獲得的。模塊模塊SPEAKERSPEAKER中的主要電路是一個數(shù)控分頻器，它由一個初值可預(yù)中的主要電路是一個數(shù)控分頻器，它由一個初值可預(yù)置的加法計數(shù)器構(gòu)成，詳細(xì)的設(shè)計和工作原理已在第置的加法計數(shù)器構(gòu)成，詳細(xì)的設(shè)計和工作原理已在第8 8章實(shí)驗(yàn)章實(shí)驗(yàn)3 3

11、中作了中作了描述。當(dāng)模塊描述。當(dāng)模塊SPEAKERSPEAKER由端口由端口TONETONE獲得一個獲得一個2 2進(jìn)制數(shù)后，將以此值為計進(jìn)制數(shù)后，將以此值為計數(shù)器的預(yù)置數(shù)，對端口數(shù)器的預(yù)置數(shù)，對端口CLK12MHZCLK12MHZ輸入的頻率進(jìn)行分頻，之后由輸入的頻率進(jìn)行分頻，之后由SPKOUTSPKOUT向揚(yáng)聲器輸出發(fā)聲。向揚(yáng)聲器輸出發(fā)聲。【例【例8-27】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Speaker IS PORT ( clk1 : IN STD_LOGIC; Tone1 : IN INTEGER RANGE 0 TO 16#

12、7FF#; SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speaker IS SIGNAL PreCLK , FullSpkS : STD_LOGIC; BEGIN DivideCLK : PROCESS(clk1) VARIABLE Count4 : INTEGER RANGE 0 TO 15; BEGIN PreCLK 11 THEN PreCLK = 1; Count4 := 0; ELSIF clk1EVENT AND clk1=1 THEN Count4 := Count4 + 1; END IF; END PROCESS; 接下頁接

13、下頁GenSpkS : PROCESS(PreCLK, Tone1) VARIABLE Count11 : INTEGER RANGE 0 TO 16#7FF#; BEGIN - 11位可預(yù)置計數(shù)器位可預(yù)置計數(shù)器 IF PreCLKEVENT AND PreCLK = 1 THEN IF Count11=16#7FF# THEN Count11 := Tone1; FullSpkS = 1; ELSE Count11:=Count11 + 1; FullSpkS = 0; END IF; END IF; END PROCESS; DelaySpkS : PROCESS(FullSpkS) VA

14、RIABLE Count2 : STD_LOGIC; BEGIN IF FullSpkSEVENT AND FullSpkS = 1 THEN Count2 := NOT Count2; IF Count2 = 1 THEN SpkS = 1; ELSE SpkS Tone = 773; CODE = 1; HIGH Tone = 912; CODE = 2; HIGH Tone = 1036; CODE = 3; HIGH Tone = 1116; CODE = 4; HIGH Tone = 1197; CODE = 5; HIGH Tone = 1290; CODE = 6; HIGH T

15、one = 1372; CODE = 7; HIGH Tone = 1410; CODE = 1; HIGH Tone = 2047; CODE = 0; HIGH Index1,Tone=Tone2, CODE=CODE1,HIGH=HIGH1);u2 : Speaker PORT MAP (clk1=CLK12MHZ,Tone1=Tone2, SpkS=SPKOUT );END;實(shí)實(shí) 驗(yàn)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)8-2 硬件電子琴電路設(shè)計硬件電子琴電路設(shè)計（3 3）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容1 1：編譯適配以上編譯適配以上3 3個示例文件，給出仿真波形，最個示例文件，給出仿真波形，最后進(jìn)行下載和硬件測試實(shí)驗(yàn)。建議

16、使用實(shí)驗(yàn)電路模式后進(jìn)行下載和硬件測試實(shí)驗(yàn)。建議使用實(shí)驗(yàn)電路模式“3 3”（附圖（附圖1-51-5），用短路帽選擇），用短路帽選擇“CLOCK9CLOCK9”的輸入頻率選擇的輸入頻率選擇1212MHzMHz，此信號作為系統(tǒng)此信號作為系統(tǒng)輸入信號輸入信號CLK12MHZCLK12MHZ；鍵鍵8 8至鍵至鍵1 1 作為作為INDEXINDEX輸入信號控制各音階；選擇輸入信號控制各音階；選擇數(shù)碼管數(shù)碼管1 1顯示琴音簡譜碼，發(fā)光管顯示琴音簡譜碼，發(fā)光管D1D1顯示高顯示高8 8度。度。（4 4）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容2 2：在原設(shè)計的基礎(chǔ)上，增加一個在原設(shè)計的基礎(chǔ)上，增加一個NOTETABSNOTETAB

17、S模塊（模塊（如圖如圖8-158-15所示），用于產(chǎn)生節(jié)拍控制（所示），用于產(chǎn)生節(jié)拍控制（INDEXINDEX數(shù)據(jù)存留時間）和音階選數(shù)據(jù)存留時間）和音階選擇信號，即在擇信號，即在NOTETABSNOTETABS模塊放置一個樂曲曲譜真值表，由一個計數(shù)器模塊放置一個樂曲曲譜真值表，由一個計數(shù)器的計數(shù)值來控制此真值表的輸出，而由此計數(shù)器的計數(shù)時鐘信號作為的計數(shù)值來控制此真值表的輸出，而由此計數(shù)器的計數(shù)時鐘信號作為樂曲節(jié)拍控制信號，從而可以設(shè)計出一個純硬件的樂曲自動演奏電路樂曲節(jié)拍控制信號，從而可以設(shè)計出一個純硬件的樂曲自動演奏電路。試完成此項(xiàng)設(shè)計，并在。試完成此項(xiàng)設(shè)計，并在EDAEDA實(shí)驗(yàn)系統(tǒng)上的實(shí)

18、驗(yàn)系統(tǒng)上的FPGAFPGA目標(biāo)器件中實(shí)現(xiàn)之。目標(biāo)器件中實(shí)現(xiàn)之。（5 5）思考題）思考題1 1：例例8-278-27中的進(jìn)程中的進(jìn)程DelaySpkSDelaySpkS對揚(yáng)聲器發(fā)聲有什么影對揚(yáng)聲器發(fā)聲有什么影響？響？ （6 6）思考題）思考題2 2：在電路上應(yīng)該滿足哪些條件，才能用數(shù)字器件直在電路上應(yīng)該滿足哪些條件，才能用數(shù)字器件直接輸出的方波驅(qū)動揚(yáng)聲器發(fā)聲？接輸出的方波驅(qū)動揚(yáng)聲器發(fā)聲？實(shí)實(shí) 驗(yàn)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)8-2 硬件電子琴電路設(shè)計硬件電子琴電路設(shè)計（7 7）實(shí)驗(yàn)報告：）實(shí)驗(yàn)報告：用仿真波形和電路原理圖，詳細(xì)敘述硬件電子琴的工用仿真波形和電路原理圖，詳細(xì)敘述硬件電子琴的工作原理及其作原理及其3 3

19、個個VHDLVHDL文件中相關(guān)語句的功能，敘述硬件實(shí)驗(yàn)情況，提出硬件文件中相關(guān)語句的功能，敘述硬件實(shí)驗(yàn)情況，提出硬件樂曲演奏電路的設(shè)計和實(shí)驗(yàn)方案。樂曲演奏電路的設(shè)計和實(shí)驗(yàn)方案。 圖圖8-15 硬件樂曲演奏電路結(jié)構(gòu)硬件樂曲演奏電路結(jié)構(gòu)可以選擇可以選擇模式模式9用鍵選擇演用鍵選擇演奏何首樂曲：奏何首樂曲：第第3首樂曲首樂曲簡譜碼簡譜碼實(shí)實(shí) 驗(yàn)驗(yàn)（1 1）實(shí)驗(yàn)?zāi)康模海?shí)驗(yàn)?zāi)康模簩W(xué)習(xí)用學(xué)習(xí)用VHDLVHDL設(shè)計波形發(fā)生器和掃頻信號發(fā)生器，掌握設(shè)計波形發(fā)生器和掃頻信號發(fā)生器，掌握FPGAFPGA對對D/AD/A的接口和控制技術(shù)，學(xué)會的接口和控制技術(shù)，學(xué)會LPM_ROMLPM_ROM在波形發(fā)生器設(shè)計中的實(shí)

20、用方在波形發(fā)生器設(shè)計中的實(shí)用方法。法。實(shí)驗(yàn)實(shí)驗(yàn)8-3 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計（2 2）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理：如圖如圖8-168-16所示，完整的波形發(fā)生器由所示，完整的波形發(fā)生器由4 4部分組成：部分組成：首先是首先是FPGA中的波形發(fā)生器控制電路，它通過外來控制信號和中的波形發(fā)生器控制電路，它通過外來控制信號和高速時鐘信號，向波形數(shù)據(jù)高速時鐘信號，向波形數(shù)據(jù)ROM發(fā)出地址信號，輸出波形的頻率由發(fā)出地址信號，輸出波形的頻率由發(fā)出的地址信號的速度決定；當(dāng)以固定頻率掃描輸出地址時，模擬輸發(fā)出的地址信號的速度決定；當(dāng)以固定頻率掃描輸出地址時，模擬輸出波形是固

21、定頻率，而當(dāng)以周期性時變方式掃描輸出地址時，則模擬出波形是固定頻率，而當(dāng)以周期性時變方式掃描輸出地址時，則模擬輸出波形為掃頻信號。輸出波形為掃頻信號。實(shí)實(shí) 驗(yàn)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)8-3 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形數(shù)據(jù)波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或三角波數(shù)據(jù)。中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或三角波數(shù)據(jù)。當(dāng)接受來自當(dāng)接受來自FPGA的地址信號后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)，的地址信號后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)，地址變化得越快，則輸出數(shù)據(jù)的速度越快，從而使地址變化得越快，則輸出數(shù)據(jù)的速度越快，從而使D/A輸出的模擬信輸出的模擬信號的變化速度

22、越快。波形數(shù)據(jù)號的變化速度越快。波形數(shù)據(jù)ROM可以由多種方式實(shí)現(xiàn)，如在可以由多種方式實(shí)現(xiàn)，如在FPGA外面外接普通外面外接普通ROM；由邏輯方式在由邏輯方式在FPGA中實(shí)現(xiàn)（如例中實(shí)現(xiàn)（如例8-30）；）；或由或由FPGA中的中的EAB模塊擔(dān)當(dāng)，如利用模塊擔(dān)當(dāng)，如利用LPM_ROM實(shí)現(xiàn)。相比之下，實(shí)現(xiàn)。相比之下，第第1種方式的容量最大，但速度最慢；，第種方式的容量最大，但速度最慢；，第2種方式容量最小，但速度種方式容量最小，但速度最快；第最快；第3種方式則兼顧了兩方面的因素；種方式則兼顧了兩方面的因素；D/A轉(zhuǎn)換器負(fù)責(zé)將轉(zhuǎn)換器負(fù)責(zé)將ROM輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號，經(jīng)濾波電路輸出的數(shù)據(jù)轉(zhuǎn)換成模擬

23、信號，經(jīng)濾波電路后輸出。輸出波形的頻率上限與后輸出。輸出波形的頻率上限與D/A器件的轉(zhuǎn)換速度有重要關(guān)系，本器件的轉(zhuǎn)換速度有重要關(guān)系，本例采用例采用DAC0832器件。器件。實(shí)實(shí) 驗(yàn)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)8-3 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計DAC0832是是8位位D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為轉(zhuǎn)換器，轉(zhuǎn)換周期為1s，其引腳信號以及與其引腳信號以及與FPGA目標(biāo)器件典型的接口方式如附圖目標(biāo)器件典型的接口方式如附圖1-15所示。其參考電壓與所示。其參考電壓與5V工作電壓相接（實(shí)用電路應(yīng)接精密基準(zhǔn)電壓）。工作電壓相接（實(shí)用電路應(yīng)接精密基準(zhǔn)電壓）。DAC0832的引腳功的引腳功能簡述如

24、下：能簡述如下：ILEILE（PIN 19PIN 19）：）：數(shù)據(jù)鎖存允許信號，高電平有效，系統(tǒng)板上已直接連在數(shù)據(jù)鎖存允許信號，高電平有效，系統(tǒng)板上已直接連在5 5V V上。上。WR1WR1、WR2WR2（PIN 2PIN 2、1818）：）：寫信號寫信號1 1、2 2，低電平有效。，低電平有效。XFER(PIN 17)XFER(PIN 17)：數(shù)據(jù)傳送控制信號，低電平有效。數(shù)據(jù)傳送控制信號，低電平有效。VREFVREF（PIN 8PIN 8）：）：基準(zhǔn)電壓，可正可負(fù)，基準(zhǔn)電壓，可正可負(fù)，1010V V10V10V。RFBRFB（PIN 9PIN 9）：）：反饋電阻端。反饋電阻端。IOUT1/

25、IOUT2(PIN 11IOUT1/IOUT2(PIN 11、12)12)：電流輸出端。電流輸出端。D/AD/A轉(zhuǎn)換量是以電流形式輸出的轉(zhuǎn)換量是以電流形式輸出的，所以必須如實(shí)驗(yàn)結(jié)構(gòu)圖，所以必須如實(shí)驗(yàn)結(jié)構(gòu)圖NO.5CNO.5C所示連接方式將電流信號變?yōu)殡妷盒盘?。所示連接方式將電流信號變?yōu)殡妷盒盘?。AGND/DGNDAGND/DGND（PIN 3PIN 3、1010）：）：模擬地與數(shù)字地。在高速情況下，此二模擬地與數(shù)字地。在高速情況下，此二GNDGND地地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。實(shí)實(shí) 驗(yàn)驗(yàn)（3

26、3）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容1 1：根據(jù)根據(jù)示例例示例例8-308-30，及以上的設(shè)計原理，完成波形發(fā)生器，及以上的設(shè)計原理，完成波形發(fā)生器和掃頻信號源的設(shè)計，仿真測試及實(shí)驗(yàn)系統(tǒng)上的硬件測試。和掃頻信號源的設(shè)計，仿真測試及實(shí)驗(yàn)系統(tǒng)上的硬件測試。實(shí)驗(yàn)實(shí)驗(yàn)8-3 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計例例8-308-30中的正弦波波型數(shù)據(jù)由中的正弦波波型數(shù)據(jù)由6464個點(diǎn)構(gòu)成，此數(shù)據(jù)經(jīng)個點(diǎn)構(gòu)成，此數(shù)據(jù)經(jīng)DAC0832DAC0832，并并經(jīng)濾波器后，可在示波器上觀察到光滑的正弦波經(jīng)濾波器后，可在示波器上觀察到光滑的正弦波( (若接精密基準(zhǔn)電壓，若接精密基準(zhǔn)電壓，可得到更為清晰的正

27、弦波形可得到更為清晰的正弦波形) )。硬件實(shí)驗(yàn)中注意硬件實(shí)驗(yàn)中注意DAC0832DAC0832及濾波電路須接有及濾波電路須接有+/-12+/-12V V 電壓。然后將實(shí)驗(yàn)系統(tǒng)左下電壓。然后將實(shí)驗(yàn)系統(tǒng)左下角選擇插針處用短路帽短路角選擇插針處用短路帽短路“D/AD/A直通直通”，而，而“濾波濾波1 1”，“濾波濾波0 0”處通過短路或處通過短路或不接短路帽達(dá)到不同的濾波方式。將示波器的地與不接短路帽達(dá)到不同的濾波方式。將示波器的地與EDAEDA實(shí)驗(yàn)系統(tǒng)的地相接，信號端實(shí)驗(yàn)系統(tǒng)的地相接，信號端與與“AOUTAOUT” 信號輸出端相接；建議信號輸出端相接；建議CLKCLK接接clock0clock0，

28、由此由此5050MHzMHz頻率，此頻率掃描波頻率，此頻率掃描波形數(shù)據(jù)；形數(shù)據(jù)；CLK1CLK1接接clock5clock5，由此接由此接“10241024HzHz”，此頻率決定掃頻速度；選電路模式此頻率決定掃頻速度；選電路模式1 1；KKKK接鍵接鍵8 8，當(dāng)為高電平時，正弦波點(diǎn)頻輸出，當(dāng)為高電平時，正弦波點(diǎn)頻輸出，1111位輸入數(shù)據(jù)位輸入數(shù)據(jù)DATADATA由鍵由鍵3 3、鍵、鍵2 2和鍵和鍵1 1控制，信號源的輸出頻率由此控制，信號源的輸出頻率由此3 3鍵輸入的鍵輸入的1212位二進(jìn)制數(shù)決定，數(shù)值越大，輸出頻率位二進(jìn)制數(shù)決定，數(shù)值越大，輸出頻率越高；越高；“FD0FD0”時為最高頻率；鍵

29、時為最高頻率；鍵8 8低電平時，正弦波掃頻輸出，掃頻速度由低電平時，正弦波掃頻輸出，掃頻速度由clock5clock5的頻率決定。輸向的頻率決定。輸向08320832的的8 8位數(shù)據(jù)由位數(shù)據(jù)由DDDD輸出。輸出。實(shí)實(shí) 驗(yàn)驗(yàn)（4 4）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容2 2：在例在例8-308-30中插如一個中插如一個LPM_ROMLPM_ROM，將原例中的波形數(shù)據(jù)放將原例中的波形數(shù)據(jù)放在內(nèi)部在內(nèi)部ROMROM中（利用本章第中（利用本章第1010節(jié)和第節(jié)和第4 4章第章第3 3節(jié)介紹的方法，節(jié)介紹的方法，為例為例8-308-30定制定制波形數(shù)據(jù)波形數(shù)據(jù)ROMROM，并完成并完成mifmif數(shù)據(jù)文件的編輯。必要時

30、增加波形點(diǎn)數(shù)，以利低數(shù)據(jù)文件的編輯。必要時增加波形點(diǎn)數(shù)，以利低頻輸出時，仍保持良好波形。波形數(shù)據(jù)可由其它方式自動生成），然后重頻輸出時，仍保持良好波形。波形數(shù)據(jù)可由其它方式自動生成），然后重復(fù)以上的測試和硬件實(shí)驗(yàn)。復(fù)以上的測試和硬件實(shí)驗(yàn)。實(shí)驗(yàn)實(shí)驗(yàn)8-3 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計圖圖8-16 波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖實(shí)實(shí) 驗(yàn)驗(yàn)（5 5）思考題：）思考題：如果如果CLKCLK的輸入頻率是的輸入頻率是5050MHzMHz，ROMROM中一個周期的正弦波數(shù)據(jù)中一個周期的正弦波數(shù)據(jù)是是128128個，要求輸出的正弦波頻率不低于個，要求輸出的

31、正弦波頻率不低于150150KHzKHz，08320832是否能適應(yīng)此項(xiàng)工是否能適應(yīng)此項(xiàng)工作？為什么？作？為什么？（6 6）實(shí)驗(yàn)報告：）實(shí)驗(yàn)報告：作出本項(xiàng)實(shí)驗(yàn)設(shè)計的完整電路圖，詳細(xì)說明其工作原理作出本項(xiàng)實(shí)驗(yàn)設(shè)計的完整電路圖，詳細(xì)說明其工作原理，敘述例敘述例8-308-30的工作原理，以及基于的工作原理，以及基于LPM_ROMLPM_ROM的的VHDLVHDL電路設(shè)計的詳細(xì)內(nèi)容電路設(shè)計的詳細(xì)內(nèi)容和測試、實(shí)驗(yàn)內(nèi)容。和測試、實(shí)驗(yàn)內(nèi)容。實(shí)驗(yàn)實(shí)驗(yàn)8-3 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計【例【例8-30】LIBRARY IEEE;USE IEEE.STD_LOGIC_116

32、4.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAC IS PORT ( CLK,CLK1,KK : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(11 DOWNTO 0); DD : OUT INTEGER RANGE 255 DOWNTO 0 );END;ARCHITECTURE DACC OF DAC IS SIGNAL Q : INTEGER RANGE 63 DOWNTO 0 ; SIGNAL D : INTEGER RANGE 255 DOWNTO 0 ; SIGNAL FSS : STD_LOGIC ; SIGNAL COUNT12,DATA2,DATA1 : STD_LOGIC_VECTOR(11 DOWNTO 0) ;BEGIN PROCESS(FSS) BEGIN IF (FSSEVENT AND FSS =