1、第6章 VHDL硬件描述語言vVHDL語言的數(shù)據(jù)結(jié)構(gòu)vVHDL語言的順序語句和并行語句vVHDL程序設(shè)計第6章 VHDL硬件描述語言6.1 6.1 VHDLVHDL概述概述6.1.1 6.1.1 VHDLVHDL的特點的特點（1）作為HDL的第一個國際標(biāo)準(zhǔn)，VHDL具有很強的可移植性。（2）具有豐富的模擬仿真語句和庫函數(shù)。（3）VHDL有良好的可讀性，接近高級語言，容易理解。（4）系統(tǒng)設(shè)計與硬件結(jié)構(gòu)無關(guān)。（5）支持模塊化設(shè)計。（6）用VHDL完成的一個確定設(shè)計，可以利用EDA工具自動地把VHDL描述轉(zhuǎn)變成門電路級網(wǎng)表文件。（7）設(shè)計靈活，修改方便。第6章 VHDL硬件描述語言 用VHDL設(shè)計電

2、路主要的工作過程是：編輯、編譯、功能仿真（前仿真）、綜合、布局、布線、后仿真（時序仿真）。6.1.2 VHDL的基本結(jié)構(gòu)的基本結(jié)構(gòu) 一個VHDL程序必須包括實體（ENTITY）和結(jié)構(gòu)體（ARCHITECTURE）。除實體和結(jié)構(gòu)體外，多數(shù)程序還要包含庫和程序包部分。實體中定義了一個設(shè)計模塊的外部輸入和輸出端口，即模塊（或元件）的外部特征，描述了一個元件或一個模塊與其他部分（模塊）之間的連接關(guān)系，可以看作是輸入輸出信號和芯片管腳信息。結(jié)構(gòu)體主要用來說明元件內(nèi)部的具體結(jié)構(gòu)，即對元件內(nèi)部的邏輯功能進行說明，是程序設(shè)計的核心部分。庫是程序包的集合，不同的庫有不同類型的程序包。程序包用來定義結(jié)構(gòu)體和實體中

3、要用到的數(shù)據(jù)類型、元件和子程序等。 第6章 VHDL硬件描述語言【例【例6-16-1】用】用VHDLVHDL設(shè)計一個非門（反向器）。設(shè)計一個非門（反向器）。非門即 y = a，設(shè)反相器的VHDL的文件名是not1.vhd，其中的.vhd是VHDL程序文件的擴展名。程序結(jié)構(gòu)如下：-庫和程序包部分LIBRARY IEEE； -打開IEEE庫USE IEEE.STD_LOGIC_1164.ALL； -調(diào)用庫中STD_LOGIC_1164程序包 -實體部分ENTITY not1 IS -實體名為 not1PORT ( -端口說明a：IN STD_LOGIC； -定義端口類型和數(shù)據(jù)類型y：OUT STD

4、_LOGIC)；END not1： -實體結(jié)束-結(jié)構(gòu)體部分ARCHITECTURE inv OF not1 IS -結(jié)構(gòu)體名為 invBEGINy = NOT a； -將a取反后賦值給輸出端口yEND inv； -結(jié)構(gòu)體結(jié)束第6章 VHDL硬件描述語言 這是一個完整的VHDL源程序?qū)嵗?。其中的第一部分是庫和程序包，是用VHDL編寫的共享文件，定義結(jié)構(gòu)體和實體中要用到的數(shù)據(jù)類型、元件、子程序等，放在名為IEEE的庫中。第二部分是實體，相當(dāng)于定義電路單元的管腳信息。第三部分是結(jié)構(gòu)體，用來描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。兩條短劃線是注釋標(biāo)識符，其右側(cè)內(nèi)容是對程序的具體注釋，并不執(zhí)行。所有語句都是以“；

5、”結(jié)束，另外程序中不區(qū)分字母的大小寫。第6章 VHDL硬件描述語言6.1.3 VHDL的庫和程序包 1庫 庫是專門用于存放預(yù)先編譯好的程序包的地方，對應(yīng)一個文件目錄，程序包的文件就放在此目錄中，其功能相當(dāng)于共享資源的倉庫，所有已完成的設(shè)計資源只有存入某個“庫”內(nèi)才可以被其他實體共享。常用的庫有IEEE庫、STD庫和WORK庫。庫語句格式如下：LIBRARY庫名；2程序包 程序包是用VHDL語言編寫的一段程序，可以供其他設(shè)計單元調(diào)用和共享，相當(dāng)于公用的“工具箱”，各種數(shù)據(jù)類型、子程序等一旦放入了程序包，就成為共享的“工具”，類似于C語言的頭文件，使用它可以減少代碼的輸入量，使程序結(jié)構(gòu)清晰。程序包

6、分為包頭和包體兩部分。第6章 VHDL硬件描述語言程序包格式如下。包頭格式：PACKAGE程序包名IS包頭說明語句END程序包名；包體格式：PACKAGEBODY程序包名IS包體說明語句END程序包名；調(diào)用程序包的通用模式為：USE庫名.程序包名.ALL；常用預(yù)定義程序包有以下四個：（1）STD_LOGIC_1164程序包（2）STD_LOGIC_ARITH程序包（3）STD_LOGIC_SIGNED程序包（4）STD_LOGIC_UNSIGNED程序包第6章 VHDL硬件描述語言6.1.4 VHDL的實體VHDL描述的對象稱為實體，是設(shè)計中最基本的模塊。實體的格式如下：ENTITY實體名IS

7、GENERIC（類屬說明）PORT（端口說明）END實體名；1類屬說明 類屬說明是實體說明的一個可選項（可選項用表示），主要為設(shè)計實體指定參數(shù)，可以用來定義端口寬度、實體中元件的數(shù)目、器件延遲時間等。第6章 VHDL硬件描述語言類屬說明語句的格式如下：GENERIC（常數(shù)名1：數(shù)據(jù)類型1：=設(shè)定值1；常數(shù)名n：數(shù)據(jù)類型n：=設(shè)定值n）；2端口說明 端口說明也是實體說明的一個可選項，負(fù)責(zé)對實體中輸入和輸出端口進行描述。端口說明語句格式如下：PORT（端口信號名1：端口模式1數(shù)據(jù)類型1；端口信號名n：端口模式n數(shù)據(jù)類型n）；第6章 VHDL硬件描述語言6.1.5 VHDL的結(jié)構(gòu)體結(jié)構(gòu)體用來描述設(shè)計

8、實體的內(nèi)部結(jié)構(gòu)或行為，是實體的一個重要組成部分，定義了實體的具體功能，規(guī)定了實體中的信號數(shù)據(jù)流程，確定了實體中內(nèi)部元件的連接關(guān)系。結(jié)構(gòu)體用三種方式對設(shè)計實體進行描述，分別是行為描述、寄存器傳輸描述和結(jié)構(gòu)描述。其格式如下：ARCHITECTURE結(jié)構(gòu)體名OF實體名IS結(jié)構(gòu)體說明部分；BEGIN功能描述語句；END結(jié)構(gòu)體名；第6章 VHDL硬件描述語言【例6-4】通過中間信號m實現(xiàn)輸入端到輸出端的數(shù)據(jù)傳輸。ENTITYmybodyIS-實體名為mybodyPORT(in1：INBIT；-定義端口output1：OUTBIT)；ENDmybody；ARCHITECTUREmyprogOFmybody

9、IS-結(jié)構(gòu)體名為myprogSIGNALm：BIT；-定義中間信號mBEGINm=in1；-輸入信號傳送給中間信號output1=m；-中間信號送給輸出信號ENDmyprog；第6章 VHDL硬件描述語言6.2 VHDL的數(shù)據(jù)結(jié)構(gòu) VHDL定義了常量、變量和信號三種數(shù)據(jù)對象，并規(guī)定每個對象都要有唯一確定的數(shù)據(jù)類型。6.2.1 標(biāo)識符 標(biāo)識符是書寫程序時允許使用的一些符號（字符串），主要由26個英文字母、數(shù)字09及下劃線“_”的組合構(gòu)成，允許包含圖形符號（如回車符、換行符等）?？梢杂脕矶x常量、變量、信號、端口、子程序或參數(shù)的名字。標(biāo)識符的命名規(guī)則如下：l第一個字符必須以字母開頭；下劃線不能連用

10、；最后一個字符不能是下劃線；對大小寫字母不敏感（英文字母不區(qū)分大小寫）；長度不能超過32個字符。第6章 VHDL硬件描述語言6.2.2 數(shù)據(jù)對象VHDL中凡是可以賦予一個值的對象都可稱為數(shù)據(jù)對象。1常量 常量是在設(shè)計實體中保持某一特定值不變的量。常量的格式如下：CONSTANT常量名：數(shù)據(jù)類型：=表達式； 常量一旦賦值之后，在程序中就不能再改變了。常量的使用范圍取決于被定義的位置。常量所賦的值應(yīng)該與定義的表達式數(shù)據(jù)類型一致，否則將會出現(xiàn)錯誤。第6章 VHDL硬件描述語言2變量 變量屬于局部量，主要用來暫存數(shù)據(jù)。變量只能在進程和子程序中定義和使用，可以在變量定義語句中賦初值，但變量初值不是必需的

11、。格式如下：VARIABLE變量名：數(shù)據(jù)類型約束條件：=表達式；3信號 信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，是設(shè)計實體中并行語句模塊間的信息交流通道。通常可認(rèn)為信號是電路中的一根連接線。信號有外部端口信號和內(nèi)部信號之分：外部端口信號是設(shè)計單元電路的管腳或稱為端口，在程序?qū)嶓w中定義，有IN、OUT、INOUT、BUFFER四種信號流動方向，其作用是在設(shè)計的單元電路之間實現(xiàn)互連。外部端口信號供給整個設(shè)計單元使用，屬于全局量；信號描述格式如下：SIGNAL信號名：數(shù)據(jù)類型約束條件：=初始值；第6章 VHDL硬件描述語言在程序中，信號賦值使用符號=，變量賦值使用符號：=，信號與變量都能被連續(xù)地賦值，其主

12、要區(qū)別如下：l信號賦值有附加延時，變量賦值則沒有。l信號可看成硬件的一根連線，變量在硬件中沒有類似的對應(yīng)關(guān)系。l對于進程語句，進程只對信號敏感，不對變量敏感。l信號除了具有當(dāng)前值外還具有一定的歷史信息（保存在預(yù)定義屬性中），變量只有當(dāng)前值。l在進程中，信號和變量的賦值是不同的，信號的賦值在進程結(jié)束時起作用，而變量賦值是立即起作用。第6章 VHDL硬件描述語言6.2.3 數(shù)據(jù)類型 對于常量、變量和信號這三種數(shù)據(jù)對象，在為每一種數(shù)據(jù)對象賦值時都要確定其數(shù)據(jù)類型。VHDL對數(shù)據(jù)類型有著很強的約束性，不同的數(shù)據(jù)類型不能直接運算，相同的類型如果位長不同也不能運算。根據(jù)數(shù)據(jù)產(chǎn)生來源可將數(shù)據(jù)類型分為預(yù)定義類

13、型和用戶自定義類型兩大類，這兩類都在VHDL的標(biāo)準(zhǔn)程序包中作了定義，設(shè)計時可隨時調(diào)用。1預(yù)定義數(shù)據(jù)類型該類型是最常用、最基本的一種數(shù)據(jù)類型，在標(biāo)準(zhǔn)程序包STANDARD和STDLOGIC_1164及其他程序包中作了定義，已自動包含在VHDL源文件中，不必通過USE語句進行顯示調(diào)用。第6章 VHDL硬件描述語言具體類型如下：（1）整數(shù)類型（INTEGER）（2）自然數(shù)（NATURAL）和正整數(shù)（POSITIVE）類型（3）實數(shù)（REAL）類型（4）位（BIT）類型（5）位向量（BIT_VECTOR）類型（6）布爾量（BOOLEAN）類型（7）字符（CHARACTER）類型（8）字符串（STRIN

14、G）類型（9）時間（TIME）類型（10）錯誤等級（SEVERITYLEVEL）類型第6章 VHDL硬件描述語言2用戶自定義數(shù)據(jù)類型用戶定義的數(shù)據(jù)類型格式如下：TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義OF基本數(shù)據(jù)類型；或?qū)懗上旅娴母袷剑篢YPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義；VHDL允許用戶定義的數(shù)據(jù)類型主要有枚舉類型、數(shù)組類型和用戶自定義子類型三種。（1）枚舉類型（ENUMERATED）枚舉類型是在數(shù)據(jù)類型定義中直接列出數(shù)據(jù)的所有取值。其格式如下：TYPE數(shù)據(jù)類型名IS（取值1，取值2，）；第6章 VHDL硬件描述語言（2）數(shù)組類型（ARRAY）數(shù)組類型是將相同類型的數(shù)據(jù)集合在一起所形成的一個新數(shù)據(jù)類

15、型，可以是一維的，也可以是多維的。數(shù)組類型定義格式如下：TYPE數(shù)據(jù)類型ISARRAY范圍OF數(shù)據(jù)類型；（3）用戶自定義子類型 用戶若對自己定義的數(shù)據(jù)作一些限制，由此就形成了原自定義數(shù)據(jù)類型的子類型。對于每一個類型說明，都定義了一個范圍。子類型的格式如下：SUBTYPE子類型名IS基本數(shù)據(jù)類型名范圍限制；第6章 VHDL硬件描述語言6.2.4 VHDL的表達式VHDL的表達式是將操作數(shù)用不同類型的運算符連接而成，其基本元素包括運算符和操作數(shù)。1運算符VHDL與其他高級語言相似，有著豐富的運算符，以滿足描述不同功能的需要。主要有四類常用的運算符，分別是邏輯運算符、算術(shù)運算符、關(guān)系運算符和連接（并

16、置）運算符。（1）邏輯運算符VHDL有7種邏輯運算符：AND、OR、NAND、NOR、XOR、XNOR、NOT。第6章 VHDL硬件描述語言（2）關(guān)系運算符VHDL有6種關(guān)系運算符，是將兩個相同類型的操作數(shù)進行數(shù)值相等比較或大小比較，要求這些關(guān)系運算符兩邊的數(shù)據(jù)類型必須相同，其運算結(jié)果為BOOLEAN類型，即表達式成立結(jié)果為TURE、不成立結(jié)果為FALSE。（3）移位運算符 移位運算符是VHDL_94新增的運算符，其中SLL（邏輯左移）和SRL（邏輯右移）是邏輯移位、SLA（算術(shù)左移）和SRA（算術(shù)右移）是算術(shù)移位、ROL（循環(huán)左移）和ROR（循環(huán)右移）是循環(huán)移位。（4）符號運算符 +（正號）

17、、-（負(fù)號）與日常數(shù)值運算相同，主要用于浮點和物理類型運算。第6章 VHDL硬件描述語言（5）連接運算符 連接運算符也稱為并置運算符，只有一種符號，用&表示。（6）算術(shù)運算符 算術(shù)運算符中，單目運算（ABS、*）的操作數(shù)可以是任何數(shù)據(jù)類型、+（加）、-（減）的操作數(shù)為整數(shù)類型、*（乘）、/（除）的操作數(shù)可以為整數(shù)或?qū)崝?shù)。2操作數(shù) 操作數(shù)是運算符進行運算時所需的數(shù)據(jù)，操作數(shù)將其數(shù)值傳遞給運算符進行運算。操作數(shù)種類有多種，最簡單的操作數(shù)可以是一個數(shù)字，或者是一個標(biāo)識符，如一個變量或者信號的名稱。操作數(shù)的類型有：常量、變量、信號、表達式、函數(shù)、文件等。第6章 VHDL硬件描述語言6.3 6.3 VH

18、DLVHDL的順序語句的順序語句 VHDL語句用來描述系統(tǒng)內(nèi)部硬件結(jié)構(gòu)、動作行為及信號間的基本邏輯關(guān)系，這些語句不僅是程序設(shè)計的基礎(chǔ)，也是最終構(gòu)成硬件的基礎(chǔ)。6.3.1賦值語句賦值語句是將一個值或者一個表達式的結(jié)果傳遞給某一個數(shù)據(jù)對象。數(shù)據(jù)在實體內(nèi)部的傳遞以及對端口外的傳遞都必須通過賦值語句來實現(xiàn)。主要有變量賦值語句和信號賦值語句兩種。1變量賦值語句 變量的說明和賦值都限定在其定義區(qū)域內(nèi)，無法傳遞到所定義的區(qū)域外，因此具有局部性。第6章 VHDL硬件描述語言變量賦值語句的語法格式如下：目的變量：=變量表達式（賦值源）；【例6-5】給變量a賦值。PROCESS-進程VARIABLEa：BIT；-

19、在進程中定義變量aBEGINa：=0；-給變量a賦值為0ENDPROCESS；2信號賦值語句 信號賦值語句具有全局特征，不但可以使數(shù)據(jù)在設(shè)計實體內(nèi)傳遞，還可以通過信號的賦值操作與其他實體進行數(shù)據(jù)交流。第6章 VHDL硬件描述語言信號賦值語句的語法格式如下：目的信號名：=信號表達式（賦值源）；【例6-6】設(shè)計一個二輸入與門電路，輸入信號為a、b，輸出信號為y。ENTITYandgISPORT（a，b：INBIT；y：OUTBIT）；ENDandg；ARCHITECTUREdataOFandgISBEGINPROCESSBEGINy順序語句1；WHEN條件選擇值2=順序語句2；WHEN條件選擇值3

20、=順序語句3；WHENOTHERS=順序語句n；ENDCASE；第6章 VHDL硬件描述語言其中WHEN的條件選擇值有以下幾種形式：l單個數(shù)值，如WHEN3。l并列數(shù)值，如WHEN1|2，表示取值1或者2。l數(shù)值選擇范圍，如WHEN（1TO3），表示取值為1、2、或者3。l其他取值情況，如WHENOTHERS，常出現(xiàn)在ENDCASE之前，代表已給出的各條件選擇值中未能列出的其他可能取值。第6章 VHDL硬件描述語言6.3.4 WAIT語句進程在執(zhí)行過程中總是處于兩種狀態(tài)：執(zhí)行或掛起。進程中的敏感信號能夠觸發(fā)進程執(zhí)行，WAIT語句也能起到與敏感信號同樣的作用。（1）無限等待。不設(shè)置停止掛起條件的

21、表達式，表示永遠掛起。格式如下：WAIT；（2）等待敏感信號變化。格式如下：WAITON信號名，信號名；（3）等待條件滿足。格式如下：WAITUNTIL布爾表達式；（4）超時等待。格式如下：WAIT FOR 時間表達式； 第6章 VHDL硬件描述語言6.3.5 子程序 子程序是由一組順序語句組成的,可以在程序包、結(jié)構(gòu)體和進程中定義，只有定義后才能被主程序調(diào)用，子程序?qū)⑻幚斫Y(jié)果返回給主程序，主程序和子程序之間通過端口參數(shù)關(guān)聯(lián)進行數(shù)據(jù)傳送，其含義與其他高級語言相同。VHDL中的子程序有兩種類型：過程和函數(shù)。1過程（PROCEDURE）過程的定義語句由兩部分組成，即過程首和過程體。過程定義的格式為：

22、PROCEDURE過程名參數(shù)列表-過程首PROCEDURE過程名參數(shù)列表IS-過程體說明部分；BEGIN順序語句END過程名；調(diào)用過程語句的格式為：過程名參數(shù)列表；第6章 VHDL硬件描述語言2函數(shù)（FUNCTION）函數(shù)語句分為兩個部分：函數(shù)首和函數(shù)體。在進程和結(jié)構(gòu)體中，函數(shù)首可以省略，而在程序包中，必須定義函數(shù)首，放在程序包的包首部分，而函數(shù)體放在包體部分。格式如下：FUNCTION 函數(shù)名（參數(shù)列表） -函數(shù)首RETURN 數(shù)據(jù)類型名；FUNCTION 函數(shù)名（參數(shù)列表） -函數(shù)體RETURN數(shù)據(jù)類型名IS說明部分；BEGIN順序語句；RETURN返回變量；END函數(shù)名；調(diào)用函數(shù)語句的格

23、式為：y=函數(shù)名（參數(shù)列表）；第6章 VHDL硬件描述語言6.3.6 LOOP語句LOOP語句可以使程序有規(guī)則地循環(huán)執(zhí)行，循環(huán)次數(shù)取決于循環(huán)參數(shù)的取值范圍。常用的循環(huán)語句有FOR和WHILE兩種。1FOR循環(huán)FOR循環(huán)是一種已知循環(huán)次數(shù)的語句，其格式如下：循環(huán)標(biāo)號：FOR循環(huán)變量IN循環(huán)次數(shù)范圍LOOP順序語句；ENDLOOP循環(huán)標(biāo)號；2WHILE循環(huán)WHILE循環(huán)是一種未知循環(huán)次數(shù)的語句，循環(huán)次數(shù)取決于條件表達式是否成立。其格式如下：循環(huán)標(biāo)號：WHILE條件表達式LOOP順序語句；ENDLOOP循環(huán)標(biāo)號；第6章 VHDL硬件描述語言6.3.7 返回語句返回語句是一段子程序結(jié)束后，返回主程序的

24、控制語句，返回語句只能用在子程序中。其格式有兩種：（1）RETURN；（2）RETURN表達式； 第一種格式語句只能用于過程，無條件地結(jié)束過程，不返回任何值；第二種格式語句只能用于函數(shù)，其表達式提供函數(shù)返回值，每一函數(shù)必須包含一個或多個返回語句，但在函數(shù)調(diào)用時只有一個返回語句能將返回值帶回。 可見，RETURN語句在函數(shù)和過程中的使用是有區(qū)別的。過程中的RETURN語句不能含有表達式，而在函數(shù)中的RETURN語句必須含有一個表達式，同時RETURN語句也是結(jié)束函數(shù)執(zhí)行的惟一條件。第6章 VHDL硬件描述語言6.4 6.4 VHDLVHDL的并行語句的并行語句 并行語句是VHDL區(qū)別于傳統(tǒng)軟件描

25、述語言最顯著的一個方面。各種并行語句在結(jié)構(gòu)體中是同時并發(fā)執(zhí)行的，也就是說，只要某個信號發(fā)生變化，都會引起相應(yīng)語句被執(zhí)行而產(chǎn)生相應(yīng)的輸出，其執(zhí)行順序與書寫順序沒有任何關(guān)系。在結(jié)構(gòu)體中并行語句的位置如下：ARCHITECTURE結(jié)構(gòu)體名OF實體名IS說明語句；BEGIN并行語句；END結(jié)構(gòu)體名；在結(jié)構(gòu)體中常用的并行語句有：并行信號賦值語句、進程語句、元件例化語句、塊語句和生成語句等。第6章 VHDL硬件描述語言6.4.1 并行信號賦值語句并行信號賦值語句有三種形式：簡單信號賦值語句、條件信號賦值語句和選擇信號賦值語句。其共同點是賦值目標(biāo)必須都是信號，這三種語句與其他并行語句一樣，在結(jié)構(gòu)體內(nèi)是同時執(zhí)行的。1簡單信號賦值語句 簡單信號賦值語句的格式為：信號=表達式；2條件信號賦值語句條件信