1、CPLDMax+plusII數(shù) 位 邏 輯 設 計Design by : 趙景松 老師1目 錄第零篇一、(數(shù)位電路概論)-P5 1、何謂數(shù)位邏輯 2、組合邏輯 3、順序邏輯二、(CPLD基礎知識)-P12 1、何謂CPLD 2、進入CPLD之背景知識三、 (數(shù)位電路的發(fā)展歷程)-P162四、(VHDL程式語言介紹) -P20 1、一個完整的VHDL程式 2、VHDL三種電路架構的描述 3、元件對應Mapping3第零篇4一、數(shù)位電路概論5一、數(shù)位電路概論1、數(shù)位邏輯 基本上訊號可區(qū)分為兩大類，一為類比信號、而另一為數(shù)位信號。 而所謂的類比信號，泛指隨時間做連續(xù)變化的信號，例如人類所講的話，就是

2、一種類比信號。而數(shù)位信號是指不會隨時間做連續(xù)的改變之信號，例如開關，僅有打開及關掉而已，換成邏輯來說，也就是只有0與1而已。 6 換句話說，數(shù)位信號就可以用邏輯來表示，如此做可簡化信號之處理，因為比較不會有雜訊干擾的問題。 所謂數(shù)位邏輯，就是專門為了處理數(shù)位訊號的一門學科。因電路中所有之元件皆為邏輯元件，固其組合出來之任何電路，皆為數(shù)位電路，所以其輸入、輸出訊號，也只會以邏輯狀態(tài)呈現(xiàn)，如此可使輸出之訊號獲得相當之穩(wěn)定性及確定性。因為這樣的關係，使得數(shù)位系統(tǒng)被廣泛的使用，並不斷改良中。72、組合邏輯 所謂組合邏輯，乃是將基本的邏輯元件，例如：及閘(AND)、或閘(OR)、反閘(NOT)、互斥或閘

3、(XOR)等元件，組合成一個數(shù)位(邏輯)電路，而達成某種功能(要求)，即稱為組合邏輯電路。(及閘)(或閘)(反閘)(互斥或閘)8布林代數(shù)&真值表ABY000011101111ABY0000101001111、及閘2、或閘Y=ABY=A+B9AY0110ABY000011101110布林代數(shù)&真值表4、反閘3、互斥或閘Y=A + BY=A103、順序邏輯 數(shù)位電路主要是包含兩類元件，一為邏輯閘而另一為儲存元件。之前所提之組合邏輯，沒有循序的功能，也就是輸出完全由輸入決定，當輸入訊號消失，輸出亦隨之不見，無儲存輸出結果之功用。然而電路要能循序，就需要一種能夠儲存原來信號的裝置，使新輸入的信號能參考

4、原來輸入狀態(tài)來決定輸出變化。這種儲存裝置，稱為記憶裝置。將組合邏輯加上這種記憶裝置，使電路具有循序處理能力就是一種順序邏輯電路。 順序邏輯電路中最基本的記憶元件，就是正反器(Flip-Flop)。11二、CPLD 基礎知識12二、CPLD 基礎知識1、何謂CPLD 由於資訊工業(yè)發(fā)展訊速，從一般人之日常生活就可見一般；小至每個人手上的行動電話、家家戶戶皆有之洗衣機、停車場的全自動化，大到銀行裏的資料庫、飛機上的自動駕駛，無一不是電腦所及的地方，而不論是電腦本身亦或其週邊之，皆為數(shù)位電路之產(chǎn)物。 對於大部份學習數(shù)位電路設計的人來說，其學習過程大抵從最簡單的組合邏輯電路設計開始，接著便是順序邏輯、簡

5、易之模組設計、至比較複雜完整之系統(tǒng)設計。13 傳統(tǒng)的實驗方式，每做一個實驗就必須重組一個硬體線路，特別是複雜的線路，相當費時耗力且不易進行，因此也就常省略跳過，導致缺乏設計架構稍大且完整的電路的經(jīng)驗。 為了改進以往數(shù)位電路學習方式的缺點，並且縮短開發(fā)大型數(shù)位電路的時間，所以有了整合式數(shù)位電路設計環(huán)境的發(fā)展，此種環(huán)境是以個人電腦為平臺，配合電子設計自動化(EDA)軟體的執(zhí)行，達到從電路設計輸入、模擬、下載驗證、修改、燒錄一氣呵成，而且也讓自行設計開發(fā)邏輯晶片的夢想得以實現(xiàn)。14PLD(Programmable Logic Device) 是何因素促成數(shù)位電路學習的方式改變呢？究其原因首推可程式邏

6、輯元件(PLD)的快速發(fā)展。邏輯晶片大致上分成標準邏輯晶片(Standard Logic)與應用規(guī)格晶片(ASIC)兩類；而PLD為ASIC之一種。 PLD由小而大分為以下幾種：小型/簡單型PLD(Simple PLD)、複雜型PLD(Complex PLD)、場可規(guī)劃型閘陣列(FPGA)。 而本課程以複雜型PLD為主，也就是俗稱之 CPLD為教學重點，及發(fā)展基礎。15三、數(shù)位電路 之 發(fā)展歷程16數(shù)位電路之發(fā)展(一)：整個數(shù)位電路的發(fā)展約可分為四個階段：第一階段：早期為利用電晶體、電阻、二極體等 電子元件設計而成各式之小型積體電路 SSI (Small Scale Integrated Ci

7、rcuit)第二階段：之後再以這些基本邏輯閘配合卡諾圖的 化簡，設計出解碼器 Decoder 、解多工 器 Demultiplexer 、多工器 Multiplexer 、 加法器 Adder 、正反器 Flip Flop 、移 位暫存器Shift Register 、計數(shù)器Counter 等中型積體電路 MSI(Medium Scale Integrated Circuit)17第三階段：再由這些 MSI 慢慢的擴大成大型及 超大型積體電路 LSI 、VLSI 等 第四階段：隨著需求的快速變遷，除了晶片功能 的複雜化及多元化之外產(chǎn)品的研發(fā)週 期必須大幅的縮短以保持其競爭力。 因此早期(前面三

8、個階段)數(shù)位電路的 設計方式已經(jīng)無法市場的需求，目前 數(shù)位控制電路上所要求的功能，大都 透過可程式化邏輯裝置(Programmable Logic Device) PLD、可程式化邏輯陣 列(Filed Programmavle Gate Array) FPGA 、微控器(Micro Controller) 、微處理器 (Micro Processor)以及特殊應用晶片ASIC (Application Specific Integrated Circuit) 等 晶片來規(guī)劃完成。18四、VHDL程式語言介紹19一完整的 VHDL 程式結構如下面所示：Library 宣告USE 宣告PACKA

9、GE 宣告Entity 宣告Configuration宣告Architecture資料物件宣告區(qū).Begin DataFlow 描述 Behavior 描述 Structure 描述end20Architecture 之 三種結構敘述21電路架構的描述 (Architecture Describe)VHDL 架構的風格有三大類：第一類：資料流描述 ( Data Flow Description) 所謂資料流描述就是利用訊號的指定Assignment 方式來描述電路內(nèi)訊號資料的流動情形，而這些指定的方式於 VHDL 語言中可以區(qū)分成下列三種：1、直接式的訊號設定 “ =”2、條件式 condit

10、ional 的訊號設定 “when else”3、選擇式 Selected 的訊號設定 “with select when”22第二類： 行為描述(Behavior Description) ，所謂行為模式是用 process的敘述來描述一個硬體電路的行為模式Behavior Model 。而它與資料流描述的最大不同點為，在process 的所描述的行為模式內(nèi)皆為順序性 Sequential處理，而非資料流描述的共時性處理，意思是說於行為描述的風格，其程式的設計與一般的高階語言十分相似。一般而言由 process 敘述所描述的行為模式之宣告，必須在架構 Architecture 內(nèi)進行，而其基

11、本語法如下： Label ： process ( Sensitivity List ) Declaration area ; begin Behavior statement ; end process Label ;23IF T HEN END IF if then endif 為一個架構不完整的條件判斷指令( 內(nèi)部缺少了 ELSE 敘述 ) ，其基本語法為： if 條件 then 敘述區(qū) ; end if ;例子：以 if then endif 指令設計一個負緣動作的 D 型正反器：其程式的架構 Architecture 部份為： if ( CK event ) and ( CK = 1

12、) then Q = D ; end if ;24IF T HEN ELSE END IF if then else end if 為一個架構完整的條件判斷指令( 內(nèi)部缺少了 ELSE 敘述 ) ，其基本語法為： if 條件 then 敘述區(qū) T ; else 敘述區(qū) F ; end if ;例子：以 if then else end if 指令設計一個比較器：其程式的架構 Architecture 部份為： if A = B then F = 1 ; then F Signal_name 1，Signal_name 2 = Signal_name 2，：Signal_name n = Sig

13、nal_name n，) ；end Component;28 1、LABEL ：元件的標籤。2、Component_name：所使用元件的名稱，須 與現(xiàn)成之元件名稱相同。3、port map( )：括號內(nèi)之敘述是用來描述被 叫用的現(xiàn)成元件內(nèi)部接腳與實際電路內(nèi) 部元件接腳名稱，左邊為現(xiàn)成元件的接 腳名稱，右邊的為硬體電路的接腳名稱 ，中間以“ = ”符號連接。29 二、位置對應Mapping By position： Label1：Component_name port map ( Signal1， Signal2，Signal n )； 1、LABEL ：元件的標籤。2、Component_n

14、ame：所使用元件的名稱，須 與現(xiàn)成之元件名稱相同。3、port map( )：括號內(nèi)之敘述是用來描述被 叫用的現(xiàn)成元件內(nèi)部接腳與實際電路內(nèi) 部port接腳中間的連線對應關係，因為真 實對應，故需按接腳順序去連接。30數(shù)位電路之發(fā)展(二)：1、SSI(Small Scale Integrated Circuit) 整個數(shù)位電路的發(fā)展，從第一階段， 利用電晶體、電阻、二極體等電 子元件設計成各式各樣的基本邏輯 閘，如NOT、AND、OR、NOR、 等小型積體電路SSI。311-1SSI：(例如：SN74XX系列、 SN54XX系列等) 說明：為利用基本邏輯閘 IC，例如 SN7404 、 SN7

15、408或者 SN7432等最基本之組合邏 輯元件，將這些元件組合而 成所要求功能之數(shù)位電路。 其缺點為電路之連接線路非 常複雜，得多數(shù)人為之卻步。322、MSI(Medium Scale Integrated Circuit) 第二階段再以這些基本邏輯閘配合 卡諾圖(Karnaugh-Map)的化簡， 設計出解碼器 Decoder 、解多工 器。( De-mulplexer )、移位暫 存器( Shift Register )、以及計 數(shù)器(counter)等中型積體電路， 而且簡稱為MSI。332-1 MSI：由SSI數(shù)位電路設計中可發(fā)現(xiàn) ，所有之組合邏輯電路，其輸 出皆可由輸入之 Mint

16、erm 項經(jīng)由 OR 而得到。而我們 發(fā)現(xiàn)，解碼器之每一輸出恰 為所有輸入之Minterm項。 換句話說，所有之組合邏輯 電路，皆可由一 解碼器 加上一OR之邏輯閘得到， 而解碼器為一MSI。343、LSI(Large Scale Integrated Circuit)說明： 第三階段，再由這些MSI慢慢擴大成 為大型及超大型積體電路， LSI及VLSI等。隨著市場需求的 快速變遷，前面所提的三個階段已 無法滿足市場需求，於是乎有第四 階段PLD之發(fā)展。353-1 LSI：經(jīng)由MSI的發(fā)現(xiàn)，我們可以很 輕易的獲得所要之數(shù)位電路。 根據(jù)這一項結論，將之推展擴 大，於是成為現(xiàn)今之LSI甚至 是VL

17、SI，更發(fā)展成為PLD元 件，從PROM、PLA、PAL、 GAL、PEEL到FPGA等元件， 其動作速度、燒錄方式、次數(shù) 皆有進步，不管材質(zhì)如何改變， 其所使用原理大致上皆相同。364、PLD(Programmable Logic Device) 說明： 目前於數(shù)位控制電路上所要求的功能， 大都透過可程式邏輯裝置PLD、可程 式化邏輯閘陣列FPGA、微控器MC、 微處理器MP以及特殊應用IC，等晶 片來規(guī)劃完成。374-1PLD：(PROM、PLA、PAL、FPGA) PROM：可程式化唯讀記憶體PROM 為最早出現(xiàn)的 PLD 元件， 其原理便是利用前用所敘述 之結論，它是利用每個ROM 內(nèi)

18、部的解碼器電路 (由NOT 及AND構成解碼電路，故每 個AND閘的輸出分別為兩個 輸入的所有Minterm )，且在 後面加入一可規(guī)劃OR電路。384-2PLD：(PROM、PLA、PAL、FPGA) PLA：可程式化邏輯陣列PLA (Programmable Logic Array)的內(nèi) 部結構與PROM相似，而 它們的最大不同為PLA的 AND 項及 OR 項皆可以規(guī)劃 。當然我們亦可將其規(guī)劃成 任何兩個輸入的組合邏輯電 路，但其成本會比PROM 還要高。394-3PLD：(PROM、PLA、PAL、FPGA) PAL：可程式化陣列邏輯PLA (Programmable Array Lo

19、gic)的內(nèi) 部結構與 PROM、 PLA相 似，而其不同點為PAL它的 AND 項可以規(guī)劃，但O R 項 固定不能規(guī)劃。於PAL中可 以發(fā)現(xiàn)到，製造成本為PLD 中最低的一種，因此也是最 廣泛使用的一種。404-4PLD：(PROM、PLA、PAL、FPGA)PEEL：電子方式可程式化可清除邏 輯陣列PEEL (Programmable Electrically Erasable Array Logic) 的內(nèi)部結構與PAL相似，基 本它也是一種AND 項與 OR 項的結構。其每一OR輸出端 皆有一個巨集結構MACRO CELL 讓我們可用軟體規(guī)劃 方式選擇輸方式為何。41 場可規(guī)劃邏輯閘陣

20、列FPGA (Field Programmable GateArray) 隨著控制電路的功能日益複 雜，單一個PEEL的硬體結 構早已無法勝任，故FPGA 的元件就立刻被發(fā)展出來， 所謂的可規(guī)劃邏輯閘陣列 FPGA 就是在一個超大型IC 內(nèi)配置了相當數(shù)是的可程式424-5PLD：(PROM、PLA、PAL、FPGA)FPGA：化邏輯元件，這些元件我們 簡稱為CLB (Configurable Logic Block) ，IC內(nèi)這些CLB是經(jīng)由 可程式化的垂直通道及水平 通道的連線所包圍。而CLB 為陣列方式排列，並在其四 周製造了無數(shù)的輸入- 輸出 緩衝器IOB，以便和外部控 制電路連接。43

21、導入篇第一章-概論第二章-CPLD實驗系統(tǒng)簡介第三章-CPLD實驗系統(tǒng)硬體說明第四章-CPLD實驗系統(tǒng)安裝與使用第五章-CPLD電路發(fā)展實例44第一章-概論45a、軟體之裝設： 可由書本所附之軟體安裝，並上網(wǎng)取得授 權碼(或參閱書上P38-P45)。b、硬體的瞭解： 亦可參考書上之P7-P36之介紹。c、語法之認識，硬體描述語言(HDL)： CPLD所用之語言有AHDL及VHDL。進入CPLD之背景知識46 AHDL基本架構： SUBDESIGN _design_name ( _input_name : INPUT ; _output_name : OUTPUT ; ) BEGIN logic

22、 describe; END;AHDL&VHDL(文字編輯)此段為SUBDESIGN敘述區(qū)此段為LOGIC敘述區(qū)47範例1： SUBDESIGN TEST1 ( A , B : INPUT ; Y : OUTPUT ; ) BEGIN %-代表 A 和 B 做及閘運算% Y = AB ; %符號所包含之內(nèi)容為註解 END;48 實作篇1、解碼器的設計 2、四輸入多工器3、邏輯運算單元LU4、算術運算單元-全加器5、四位元加法器6、算術邏輯運算單元7、BCD對七段顯示器解碼器8、正反器(Flip-Flop)9、八位元資料栓鎖及解碼顯示電路10、四位元二進位非同步計數(shù)器49GDF(繪圖法)及AHD

23、L(硬體描述語言法)50GDF(繪圖法)51單元一解碼器設計52單元二四輸入多工器設計53單元三邏輯運算單元(LU)54單元四算術運算單元-全加器55單元五四位元全加器56A H D L(硬體描述語言)57單元六算術邏輯運算單元 SUBDESIGN Unit6 ( a7.0,b7.0,s2.0 : INPUtT ; d : OUTPUT ; ) BEGIN CASE s IS WHEN 0= d=a+b;58 WHEN 1= d=a+b; WHEN 2= d=a+b; WHEN 3= d=a+b; WHEN 4= d=a+b; WHEN 5= d=a+b; WHEN 6= d=a+b; WHE

24、N 7= d=a+b; WHEN OTHERS= d=a; END CASEEND;59單元七BCD對七段顯示器解碼器 SUBDESIGN Unit7 ( i3.0 : INPUtT ; a,b,c,d,e,f,g : OUTPUT ; ) BEGIN %本次實習乃是利用查表法%60 TABLE i3.0 = a,b,c,d,e,f,g ; H”0” = 1,1,1,1,1,1,0; H”1” = 1,1,1,1,1,1,0; H”2” = 1,1,1,1,1,1,0; H”3” = 1,1,1,1,1,1,0; H”4” = 1,1,1,1,1,1,0; H”5” = 1,1,1,1,1,1,0; H”6” = 1,1,1,1,1,1,0; H”7” = 1,1,1,1,1,1,0; H”8” = 1,1,1,1,1,1,0; H”9” = 1,1,1,1,1,1,0; H”A” = 1,1,1,1,1,1,0; H”B” = 1,1,1,1,1,1,0; H”C” = 1,1,1,1,1,1,0; H”D” = 1,1,1,1,1,1,0; H”E” = 1,1,1,1,1,1,0; H”F” = 1,1,1,1,1,1,0; END TABLE;END;61單元八正反器 SUBDESIGN Unit8 ( S,R,CLK,