1、1、名詞概念解釋：ASIC：ApplicationSpecificIntergratedCircuits)即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。(2)FPGA：FieldProgrammableGateArray),即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。(3)SOC：SystemonChip的縮寫，稱為芯片級系統(tǒng)，也有稱片上系統(tǒng)，意指它是一個(gè)產(chǎn)品，是一個(gè)有專用目標(biāo)的集成電路，其中包含完整系統(tǒng)并有嵌入軟件的全部內(nèi)容。(4)SOPC：System-on-a-Programmable-Chip，即可編程片上系統(tǒng)

2、。用可編程邏輯技術(shù)把整個(gè)系統(tǒng)放到一塊硅片上，稱作SOPC。NIOSII：Altera推出的支持使用專用指令的32位RSIC嵌入式處理器I/O：I/O是input/output的縮寫，即輸入輸出端口。每個(gè)設(shè)備都會(huì)有一個(gè)專用的I/O地址，用來處理自己的輸入輸出信息Ip：IP是英文InternetProtocol(網(wǎng)絡(luò)之間互連的協(xié)議)的縮寫，中文簡稱為“網(wǎng)協(xié)”，也就是為計(jì)算機(jī)網(wǎng)絡(luò)相互連接進(jìn)行通信而設(shè)計(jì)的協(xié)議。VHDL:是一種用于電路設(shè)計(jì)的高級語言，標(biāo)準(zhǔn)硬件描述語言。verilogHDL：VerilogHDL是一種硬件描述語言(HDL:HardwareDiscriptionLanguage)，是-形式

3、來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。(10)HardwareDescriptionLanguage)，是硬件描述語言。顧名思義，硬件描述語言就是指對硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語言。EDA：EDA是電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation)的縮寫，一種使開發(fā)人應(yīng)嘗試將整個(gè)設(shè)計(jì)過程自、動(dòng)化的技術(shù)。功能仿真:又稱為前仿真(Pre-layoutSimulation)，目的是分析電路的邏輯關(guān)系的正確性。后仿真：“后仿真”指的是版圖設(shè)計(jì)完成以后，將寄生參數(shù)、互連延遲反

4、標(biāo)到所提取的電路網(wǎng)表中進(jìn)行仿真，對電路進(jìn)行分析，確保電路符合設(shè)計(jì)要求設(shè)計(jì)綜合：將設(shè)計(jì)的電路由高層次描述轉(zhuǎn)述成優(yōu)化的門級網(wǎng)表的過程。設(shè)計(jì)驗(yàn)證：對電路(或系統(tǒng))進(jìn)行檢查，以確定該電路(或系統(tǒng))達(dá)到了規(guī)定的要求。嵌入式系統(tǒng)的定義：以應(yīng)用為中心、以計(jì)算機(jī)技術(shù)為基礎(chǔ)、軟硬件可裁剪、適應(yīng)應(yīng)用系統(tǒng)對功能、可靠性、成本、體積、功耗等嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng)。嵌入式系統(tǒng)的組成：嵌入式系統(tǒng)主要由嵌入式處理器、外圍設(shè)備、嵌入式操作系統(tǒng)及應(yīng)用軟件等組成，它是集軟硬件于一體的可獨(dú)立工作的“器件”。其中：嵌入式處理器是嵌入式系統(tǒng)的核心部件，具有小型化、高效率、高可靠性、高集成度等特點(diǎn)。外圍設(shè)備是嵌入式系統(tǒng)中用于完成存儲(chǔ)、

5、通信、調(diào)試、顯示等輔助功能的部件。2、填空題(1)NiosII處理器有三種運(yùn)行模式：_,_,_。CycloneIIFPGA支持串行配置器件的isp編程，該特性是通過_和_利用JTAG接口實(shí)現(xiàn)的。在SOPCBuilder中，復(fù)位地址的偏移量是_，異常地址的偏移量是_。在NiosII的多處理器系統(tǒng)中，最常用的共享資源是_。根據(jù)Flash是否支持處理器的直接讀操作，NiosII處理的bootloader分成兩種模式：_、_。用uC/OS-II操作系統(tǒng)實(shí)現(xiàn)以太網(wǎng)與輕量IP功能的時(shí)候，以太網(wǎng)的中斷號(hào)至少是_。(7)Altera公司的FPGA常用的配置方式：_、_,_。CycloneIIFPGA上面集成的

6、BlockRAM為M4K,個(gè)M4K的大小是_。使用QuartusII進(jìn)行FPGA設(shè)計(jì)的開發(fā)流程是：設(shè)計(jì)輸入、綜合_、_、仿真、_。(10)NiosIIIDE為軟件開發(fā)提供了4個(gè)主要功能：工程管理器、編輯器和編譯器、調(diào)試器,_下載器_。SOPC組件On-chipMemory可以用作RAM外，還可以設(shè)置成_冰0皿_，甚至可以設(shè)置成雙口存取。CyclonellEP2C35器件包含4個(gè)PLL，每個(gè)PLL均有_3_個(gè)輸出。其中第_3_個(gè)輸出的驅(qū)動(dòng)能力最強(qiáng)?；谖㈦娮釉O(shè)計(jì)的電路通常包含有：組合邏輯電路和_時(shí)序_邏輯電路?；谖㈦娮釉O(shè)計(jì)的電路通常包含有：_組合邏輯_電路和時(shí)序邏輯電路。SOC是_片上系統(tǒng)Sy

7、stemonChip_的縮與，EDA是_電子設(shè)計(jì)自動(dòng)化ElectronicDesignAutomation的縮與。電子系統(tǒng)設(shè)計(jì)主要有_原理圖輸入法_和硬件描述語言設(shè)計(jì)方式，前者比較直觀，形象，但通用可移植性弱；后者利用文本的形式描述和設(shè)計(jì)電路，常用的兩種硬件描述語言是VHDL_和VerilogHDL_?，F(xiàn)在集成電路設(shè)計(jì)主要采用硬件描述語言來描述自己的設(shè)計(jì)，然后利用EDA工具進(jìn)行仿真和綜合，轉(zhuǎn)換成某種目標(biāo)文件，然后利用ASIC實(shí)現(xiàn)。請問綜合的主要作用是綜合就是把硬件描述語言/原理圖轉(zhuǎn)換為綜合網(wǎng)表的過程。在基于EDA設(shè)計(jì)的技術(shù)中，有兩種基本設(shè)計(jì)思路，一種是自頂向下的設(shè)計(jì)思路，一種是自底向上的設(shè)計(jì)思

8、路。在過去的幾十年中，數(shù)字電路設(shè)計(jì)技術(shù)發(fā)展迅速，經(jīng)歷了小規(guī)模集成電路、中規(guī)模集成電路_,大規(guī)模集成電路_,超大規(guī)模集成電路_,直到今天的SOC，我們可以把一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上。設(shè)計(jì)仿真具體分為功能仿真(前仿真)和時(shí)序仿真(后仿真)_，前者對電路的RTL模型的仿真，不考慮信號(hào)的時(shí)延關(guān)系，而后者是對綜合或布局布線的網(wǎng)表進(jìn)行的仿真，考慮信號(hào)的時(shí)延關(guān)系。3、選擇題基于FPGA的嵌入式系統(tǒng)，下面說法正確的是(D)只有運(yùn)行NiosII軟核的FPGA系統(tǒng)才是嵌入式系統(tǒng)基于FPGA的嵌入式系統(tǒng)是在FPGA中運(yùn)行可配置的軟核基于FPGA的嵌入式系統(tǒng)主要特點(diǎn)是運(yùn)行速度比其他嵌入式系統(tǒng)要快基于FPGA的嵌

9、入式系統(tǒng)是FPGA最主要的應(yīng)用方向?qū)τ贔PGA芯片來講，下列說法錯(cuò)誤的是：(C)FPGA是現(xiàn)場可編程邏輯器件的縮寫FPGA的內(nèi)部可以集成DSP、PowerPC等模塊FPGA是非易失性器件FPGA的內(nèi)部邏輯可以反復(fù)修改下列不屬于FPGA片內(nèi)資源的是哪個(gè)？(CPLL(鎖相環(huán))B.LUT(查找表)C.NiosII軟核處理器D.DSP處理模塊下列關(guān)于SOPC的說法正確的是：(ASOPC系統(tǒng)可以對其結(jié)構(gòu)進(jìn)行修改，即可以說SOPC是永不過時(shí)的嵌入式系統(tǒng)。NiosII是一種軟核處理器，故可以任意修改其內(nèi)部結(jié)構(gòu)。NiosII可以脫離FPGA芯片單獨(dú)運(yùn)行。SOPC系統(tǒng)具有體積小、快速靈活、低功耗等優(yōu)點(diǎn)。下列可綜

10、合的VerilogHDL語句是：(A)！=B.taskC.initialD.#delay(6)下列VerilogHDL表達(dá)式中正確的是：(B)4b0011=5b00010；！4b1011|!4b0000=1b14b1010&4b1101=1b1；7）8）9）10）11）12）13）14）15）16）17）D.4b1011&4b0100=4b1111；下列選項(xiàng)中哪個(gè)不是嵌入式系統(tǒng)軟硬件劃分的原則。（A）系統(tǒng)優(yōu)化原則資源利用率原則性能原則性價(jià)比原則NiosII的系統(tǒng)中SDRAM的IP核時(shí)鐘與系統(tǒng)全局時(shí)鐘相差多少度？（A）-60度B.-50度C.-70度D.-90度下列描述可以在FPGA中穩(wěn)定運(yùn)行的

11、是：（B）狀態(tài)機(jī)編碼中采用二進(jìn)制編碼方式在時(shí)鐘上升沿到來時(shí)A的值由“1001”變?yōu)椤?110”大量采用異步電路設(shè)計(jì)采用時(shí)鐘的正負(fù)沿調(diào)整采樣下列不屬于FPGA應(yīng)用范圍的是（D）信號(hào)處理B.智能應(yīng)用C.手持PDAD.超大屏幕顯示下列關(guān)于軟核處理器的說法，正確的是（B）軟核處理器執(zhí)行VHDL編寫的程序軟核處理器是集成在FPGA中的模塊NiosII、Microblaze、PowerPC、MIPS都屬于軟核處理器的范疇NiosII軟核可以修改它的指令和外設(shè)下列說法正確的是（A）IP核可以掛載到不同的總線上系統(tǒng)中的IP核不支持VeriogHDL和VHDL混合編寫同一個(gè)IP核在不同的FPGA中具有相同的性能

12、嵌入式軟核處理器并不屬于IP核的范疇關(guān)于SOPC的說法，錯(cuò)誤的是（B）SOPC的系統(tǒng)中至少包含一個(gè)NiosII軟核SOPC技術(shù)包含了嵌入式設(shè)計(jì)的全部，除了硬件PCB夕卜，還包括處理器和實(shí)時(shí)多任務(wù)操作系統(tǒng)（RT0S）SOPC可以體現(xiàn)軟硬件協(xié)同設(shè)計(jì)技術(shù)如果FPGA中集成了硬核處理器，無論是否使用，系統(tǒng)都屬于SOPC系統(tǒng)下列不屬于FPGA片內(nèi)資源的是（A）高速串行收發(fā)器B.PLL（數(shù)字鎖相環(huán)）C.RAMD.FIFO（先進(jìn)先出）下面哪項(xiàng)不屬于NiosII軟核的可定制性（D）可以修改基于NiosII的IP核B.提高或降低工作頻率C.增加或取消MMU（內(nèi)存管理單元）D.自定義NiosII指令關(guān)于FPGA的

13、配置問題下列說法的正確的是（A）EPCS16的容量是16MbFPGA僅支持EPCS配置FPGA的配置優(yōu)先級最高的是EPCSEPCS配置FPGA屬于PS（被動(dòng)）方式關(guān)于NiosII軟核啟動(dòng)過程，下列說法錯(cuò)誤的是（D）NiosII軟核的啟動(dòng)過程主要分為FPGA器件的配置和NiosII程序的加載CFIFlash可以保存FPGA的配置文件、NiosII程序和其他文件數(shù)據(jù)FPGA配置文件（.sof）和NiosII程序（.elf）都可以保存在EPCS中D使用CFIFlash做為NiosII啟動(dòng)的器件時(shí)，F(xiàn)PGA把配置數(shù)據(jù)從CFIFlash讀出并加載，然后執(zhí)行Bootloader把保存的NiosII程序復(fù)制

14、SDRAM執(zhí)行18)下列可以在FPGA中穩(wěn)定運(yùn)行的是(B)在設(shè)計(jì)中同時(shí)存在大量同步和異步設(shè)計(jì)狀態(tài)機(jī)編碼采用二進(jìn)制碼和獨(dú)熱碼混合形式使用很多已經(jīng)驗(yàn)證好的IP核，但沒有做整體的仿真有的模塊采用時(shí)鐘上升沿，有的模塊采用時(shí)鐘下降沿(19)下列哪項(xiàng)不是PLL鎖相環(huán)的功能：(A)PLL可以優(yōu)化時(shí)鐘，故有效降低FPGA芯片的功耗。PLL核是集成在FPGA內(nèi)的硬IP核，故無論使用與否PLL都存在在FPGA中。使用PLL可以有效減少時(shí)鐘偏斜的現(xiàn)象PLL可以調(diào)整時(shí)鐘的頻率，占空比，相位等20)下列關(guān)于存儲(chǔ)器的說法錯(cuò)誤的是：(D)Norflash的的特點(diǎn)是寫入數(shù)據(jù)慢讀出數(shù)據(jù)快。多用于存儲(chǔ)指令。所有的Flash存儲(chǔ)器

15、都存在“位交換”，故必須使用EDC/ECC算法以確保穩(wěn)定性Sram是靜態(tài)隨機(jī)存儲(chǔ)器，一般讀寫速度很快但容量較小。DDR是在SDRAM的基礎(chǔ)上提高一倍時(shí)鐘。在FPGA設(shè)計(jì)中不屬于軟件硬件協(xié)同設(shè)計(jì)的是(CC2H(CtoHardware)硬件加速編譯器難于用軟件實(shí)現(xiàn)的部分功能用硬件實(shí)現(xiàn)在C程序中使用自定義外設(shè)的函數(shù)根據(jù)頂層設(shè)計(jì)要求，合理劃分軟硬件結(jié)構(gòu)下列關(guān)于VerilogHDL模塊連接正確的是：(CModule1Module2(.a(code1),.clk(clk),.rst(rst),.b(k1);a是頂層模塊，code1是底層模塊。b是頂層模塊，k1是底層模塊。Module1是底層模塊，Modu

16、le2是頂層模塊。Module2的端口可以用reg類型定義下列不屬于軟核處理器的是：(D)A.Leon3B.OpenRisc1200C.MicroblazeD.MIPS關(guān)于SystemC和SystemVerilog的說法正確的是(C)SystemC適合頂層建模，SystemVerilog適合驗(yàn)證SystemVerilog適合頂層建模，SystemC適合驗(yàn)證SystemVerilog是Verilog的升級版本SystemC可以直接轉(zhuǎn)換為RTL代碼4、判斷題(在題后括號(hào)內(nèi)填入：丁/X)(1)NiosII處理器是可以配置成16位或32位的處理器。(F(2)Avalon接口是一個(gè)同步協(xié)議的接口，所以A

17、valon總線不能與異步設(shè)備連接。(F)(3)在SOPC設(shè)計(jì)中，SDRAM控制器核與SDRAM芯片之間需要PLL調(diào)整時(shí)鐘相位。(T)(4ANSIC數(shù)據(jù)類型不能明確地定義數(shù)據(jù)的寬度。(T(5)在SOPCBuilder中Auto-AssignIRQs能做出最好的IRQ分配。(F)(6)在設(shè)計(jì)時(shí)可以將NiosII程序和FPGA配置數(shù)據(jù)同時(shí)存放在同一個(gè)Flash中，這就需要一個(gè)配置控制器來驅(qū)動(dòng)Flash輸出配置數(shù)據(jù)以完成FPGA的配置。(T)(7)在SOPCBuilder中定義CPU的復(fù)位地址在Flash，而在NiosIIIDE中程序被連接到Flash之外的存儲(chǔ)器，那么elf2flash實(shí)用程序?qū)⒃谟?/p>

18、戶程序前插入一個(gè)Boot-copier。(T)（8）NiosII的定時(shí)器計(jì)數(shù)模式有兩種，一種是單次減1，另外一種是連續(xù)減1。（T）（9）通常處理器的異常地址都是固定的，但是NiosII處理器的異常地址是可以配置的。（T）（10）NiosIIIDE不能使用asm/C/C+混合編程。（F）（11）NiosII系統(tǒng)結(jié)構(gòu)中有32個(gè)32位的通用寄存器，8個(gè)32位控制寄存器。（F）（12）Avalon接口是一個(gè)同步協(xié)議的接口。（T）（13）在較高頻率下SDRAM控制器核與SDRAM芯片之間需要PLL調(diào)整時(shí)鐘相位。（T）（14）NiosII的定時(shí)器控制器的特性之一是具有增1、減1兩種計(jì)數(shù)模式。（F）（15）

19、在QuartusII編譯之前，對FPGA未使用的引腳一般要設(shè)置成Asinputtri-stated。（T）（16）Flash的數(shù)據(jù)總線是三態(tài)的，NiosIICPU與Flash相連接時(shí)需要Avalon三態(tài)總線橋。（T）（17）在SOPCBuilder中定義CPU的復(fù)位地址在Flash,而在NiosIIIDE中用戶程序被連接Flash之外的地址，那么elf2flash實(shí)用程序?qū)⒃谟脩舫绦蚯安迦胍粋€(gè)Boot-copier。（T）（18）對于SDRAM控制器的數(shù)據(jù)引腳，可以與OUTPUT屬性的引腳相連，也可以與BIDIR屬性的引腳相連。（F）（19）SOPCBuilder提供了一個(gè)組件編輯器，一個(gè)典型

20、的組件主要有三部分組成：硬件文件、軟件文件和組件描述文件三部分組成。（T）（20）system.h頭文件對SOPC硬件進(jìn)行了軟件的描述。（T）（21）組合邏輯的輸出不受輸入信號(hào)的變化而變化。（F）（22）ASIC比FPGA的設(shè)計(jì)流程長，但卻有批量的價(jià)格優(yōu)勢。（F流程短（23）在verilog語言電路設(shè)計(jì)中，若某信號(hào)定義為reg變量，哪么它一定是一個(gè)觸發(fā)器的輸出信號(hào)。（F寄存器）（24）在仿真電路中，_、timescale1us/1ns偽指令定義了仿真電路的時(shí)間單位是1us。（T時(shí)延單位為1us,時(shí)延精度為1ns）（25）在verilog語言電路設(shè)計(jì)中，always語句塊不可以描述組合電路，因?yàn)?/p>

21、always語句塊中的輸出信號(hào)必須定義為reg變量。（F（26）在verilog電路設(shè)計(jì)中，如果一個(gè)reg類型變量，在多個(gè)always語句塊中被賦值，如果仿真時(shí)沒有發(fā)現(xiàn)設(shè)計(jì)有問題，那么邏輯綜合也就不會(huì)出問題。（F）（27）在Verilog電路設(shè)計(jì)中要避免使用循環(huán)語句，因?yàn)檫@些語句是不可邏輯綜合的。（F（28在數(shù)字電路設(shè)計(jì)中，不要用多級邏輯產(chǎn)生的時(shí)鐘，這樣的時(shí)鐘容易有毛刺，導(dǎo)致存儲(chǔ)元件不能正確鎖存數(shù)據(jù)。（T5、問答題/論述題EDA技術(shù)的含義和內(nèi)容是什么？答：電子設(shè)計(jì)自動(dòng)化（1）實(shí)現(xiàn)載體大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷ê喎QPLD）是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。（2）表達(dá)方式

22、硬件描述語言（標(biāo)準(zhǔn)化高VHDL、VerilogHDL、ABEL（3）EDA軟件開發(fā)工具（4硬件下載驗(yàn)證比較電子系統(tǒng)傳統(tǒng)設(shè)計(jì)方法和采用EDA技術(shù)設(shè)計(jì)方法的區(qū)別。答：傳統(tǒng)方法（1.從下至上（2.通用的邏輯元、器件（3系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試（4.主要設(shè)計(jì)文件是電原理圖EDA方法1.自上至下可編程邏輯器件系統(tǒng)設(shè)計(jì)的早期進(jìn)行仿真和修改多種設(shè)計(jì)文件，發(fā)展趨勢以HDL描述文件為主5.降低硬件電路設(shè)計(jì)難度EDA技術(shù)有哪些突出的優(yōu)點(diǎn)？答：1采用自頂向下的方法采用系統(tǒng)早期仿真多種設(shè)計(jì)描述方式高度集成化的eda開發(fā)系統(tǒng)PLD在系統(tǒng)編程能力可實(shí)現(xiàn)單片系統(tǒng)集成減少產(chǎn)品體積重量減低成本提高產(chǎn)品可靠性提高保密性和

23、競爭能力降低產(chǎn)品功耗提高電子產(chǎn)品的工作速度你認(rèn)為EDA技術(shù)的核心是什么？請?jiān)敿?xì)說明理由。答：邏輯綜合是EDA技術(shù)的核心，它是將高層次描述自動(dòng)轉(zhuǎn)換為低層次描述的過程?？膳cFPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件，綜合后的結(jié)果可以為硬件系統(tǒng)所接受。一個(gè)電子系統(tǒng)可由單片機(jī)技術(shù)實(shí)現(xiàn)，也可由EDA技術(shù)實(shí)現(xiàn)，請比較兩種方案各自的特點(diǎn)答：EDA是用以描述各類硬件的就像可以描述單片機(jī)也可以描述譯碼器計(jì)數(shù)器等，它的造價(jià)較高但可以實(shí)現(xiàn)許多硬件的仿真，但因此實(shí)用性就低了。而單片機(jī)則專門用于控制，相對造價(jià)便宜程序簡單，所以一般的電子系統(tǒng)不使用EDA。Altera器件有哪些類型？各自特點(diǎn)是什么？

24、CycloneII系列的FPGA器件的主要組成部分是什么？FPGA芯片中的LE、LUT代表什么含義，其作用是什么？答：CycloneII器件容量有460868416個(gè)邏輯單元，還具有新的增強(qiáng)特性，包括多達(dá)1.1Mbit的嵌入存儲(chǔ)器、多達(dá)150個(gè)嵌入18x18乘法器、鎖相環(huán)、支持外部存儲(chǔ)器接口及差分和單端I/O標(biāo)準(zhǔn)ISP有什么意義？CPLD和FPGA有什么差異？在實(shí)際應(yīng)用中各有什么特點(diǎn)？答：一.結(jié)構(gòu)上的不同:FPGA:（現(xiàn)場可編程門陣列）1）內(nèi)部互聯(lián)結(jié)構(gòu)由多種長度的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計(jì)型結(jié)構(gòu);2）邏輯單元主體由靜態(tài)存儲(chǔ)器（SRAM）構(gòu)成的函數(shù)發(fā)生器（即查找表）,通過查找表可

25、實(shí)現(xiàn)邏輯函數(shù)功能;3）采用SRAM工藝,含查找表邏輯單元.CPLD:復(fù)雜可編程邏輯器件1）內(nèi)部互聯(lián)結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定,屬定型結(jié)構(gòu);2）（實(shí)現(xiàn)邏輯功能的基本單元不同）CPLD由與或陣列組成,FPGA：FPGA查找表.3)采用EEPRO工藝任意一個(gè)邏輯組合都可以用”與-或”表達(dá)式來描述，能實(shí)現(xiàn)大量的邏輯功能.二.集成度不同CPLDEEPROM50050000門(顆粒大，容量有限。)FPGASRAM1K1千萬門(顆粒小，容量較大，目前可達(dá)上幾千萬門)三使用范圍不同:CPLD邏輯能力強(qiáng)，而寄存器少(1K左右)，適用于控制密集型系統(tǒng)，F(xiàn)PGA邏輯能力較弱，但寄存器多(100K)

26、，適用于數(shù)據(jù)密集型系統(tǒng)；四.使用方法的不同(生產(chǎn)工藝不同)FPGA采用RAM工藝；需用專門的ROM進(jìn)行數(shù)據(jù)配置.CPLD采用CMOSEEPROM工藝，可電擦除、可重復(fù)編程?？删幊唐骷侨绾畏诸惖?？Altera新型系列可編程器件的內(nèi)部結(jié)構(gòu)有哪些變化？如何評價(jià)器件內(nèi)部的大容量存儲(chǔ)器和DSP塊？有哪些器件系列支持NiosII嵌入式處理器？QuartusII軟件有哪些主要的設(shè)計(jì)特性？QuartusII軟件有幾種設(shè)計(jì)流程，各流程之間的關(guān)系如何？QuartusII軟件有幾種設(shè)計(jì)輸入方法？如何生成自己的功能模塊？在全編譯過程中，各功能模塊有哪些設(shè)置特點(diǎn)？如何從編譯報(bào)告中查看設(shè)計(jì)性能？功能仿真與時(shí)序仿真有什么

27、區(qū)別？如何正確查看這兩種仿真結(jié)果的波形？在QuartusII軟件中如何進(jìn)行設(shè)計(jì)的引腳分配？11)如何選擇編程硬件？如何改變器件的編程模式？結(jié)合第2章內(nèi)容考慮，QuartusII軟件是如何實(shí)現(xiàn)與第三方EDA工具接口的？當(dāng)在ModelSim軟件中進(jìn)行設(shè)計(jì)仿真時(shí)，為什么不能直接在Windows資源管理器中建立設(shè)計(jì)仿真庫，而必須在ModelSim中使用菜單操作或使用vlib、vmap命令完成？如何在ModelSim軟件中設(shè)置Altera仿真庫？在QuartusII軟件中如何設(shè)置后臺(tái)調(diào)用第三方綜合、仿真工具？比較說明NiosII相對第一代Nios有哪些特點(diǎn)和優(yōu)勢？簡述NiosII嵌入式系統(tǒng)的開發(fā)流程。什

28、么是SOPC技術(shù)？它的基本特征有哪些?19)SOPCBuilder有哪些功能特點(diǎn)？查看所安裝的SOPCBuilder中的模塊池，都有哪些可供用戶調(diào)用的模塊？什么是LogicLock技術(shù)，在設(shè)計(jì)中為什么要使用LogicLock技術(shù)？LogicLock區(qū)域有幾種類型，各有什么特點(diǎn)？如何導(dǎo)出LogicLock區(qū)域約束？為什么要反向標(biāo)注LogicLock區(qū)域？在反向標(biāo)注LogicLock區(qū)域布線信息時(shí)應(yīng)注意什么？為什么要使用SignalTapII嵌入式邏輯分析儀？結(jié)合實(shí)際邏輯分析儀功能，說明SignalTapII嵌入式邏輯分析儀的設(shè)置過程。簡述FPGA穩(wěn)定性設(shè)計(jì)原則。請以自己的語言描述什么是SOPC？

29、一般SOPC系統(tǒng)應(yīng)具有哪些基本組件？請描述一下你對IP核的理解以及其類型，并簡要給出各類型的定義和特點(diǎn)。請簡要寫出SOPC的設(shè)計(jì)流程，同時(shí)以數(shù)字鐘為例，畫出設(shè)計(jì)流程圖。請簡要描述用戶自定義IP核的設(shè)計(jì)步驟。SOPC構(gòu)建系統(tǒng)，當(dāng)添加某一外設(shè)時(shí)，此時(shí)外設(shè)相當(dāng)于從設(shè)備，描述一些常用從設(shè)備與主機(jī)之間的接口信號(hào)類型及其寬度和方向。簡述SOPC開發(fā)流程和對SOPC的理解？簡述IP核復(fù)用的好處。硬核和軟核的區(qū)別。(36)Moore和Mealy狀態(tài)機(jī)的異同？如何理解可編程邏輯設(shè)計(jì)的面積和速度平衡與互換原則？什么是同步設(shè)計(jì)，什么是異步設(shè)計(jì)？FPGA設(shè)計(jì)中為什么遵循同步設(shè)計(jì)原則？VerilogHDL設(shè)計(jì)中阻塞賦值和非阻塞賦值有什么區(qū)別？舉例說明。簡述FPGA設(shè)計(jì)中毛刺產(chǎn)生的條件及消除毛刺的簡單方法。6、綜合設(shè)計(jì)題(1)在VerilogHDL中如何定義inout型的接口？(2)系統(tǒng)的時(shí)鐘輸入