1、計(jì)算機(jī)組成與結(jié)構(gòu)第3章_多層次的存儲(chǔ)器計(jì)算機(jī)組成與結(jié)構(gòu)第3章_多層次的存儲(chǔ)器10 九月 20222目錄3.1 存儲(chǔ)器概述（理解）3.2 SRAM存儲(chǔ)器（理解）3.3 DRAM存儲(chǔ)器（掌握）3.4 只讀存儲(chǔ)器和閃速存儲(chǔ)器（理解）3.5 并行存儲(chǔ)器（理解）3.6 CACHE存儲(chǔ)器（掌握）03 九月 20224目錄3.1 存儲(chǔ)器概述（理解10 九月 20223學(xué)習(xí)要求理解存儲(chǔ)系統(tǒng)的基本概念熟悉主存的主要技術(shù)指標(biāo)掌握主存儲(chǔ)器與CPU的連接方法理解Cache的基本概念及工作原理掌握Cache-主存地址映射方法 03 九月 20225學(xué)習(xí)要求理解存儲(chǔ)系統(tǒng)的基本概念10 九月 202243.1 存儲(chǔ)器概述3

2、.1.1 存儲(chǔ)器分類 3.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)3.1.3 存儲(chǔ)器的技術(shù)指標(biāo)03 九月 202263.1 存儲(chǔ)器概述3.1.1 存儲(chǔ)10 九月 202253.1.1 存儲(chǔ)器分類（1/3）按存儲(chǔ)介質(zhì)分半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件(MOS管)組成的存儲(chǔ)器；磁表面存儲(chǔ)器：用磁性材料(磁化作用)做成的存儲(chǔ)器；光盤存儲(chǔ)器：用光介質(zhì)(光學(xué)性質(zhì))構(gòu)成的存儲(chǔ)器；按存取方式分隨機(jī)存儲(chǔ)器：存取時(shí)間和存儲(chǔ)單元的物理位置無(wú)關(guān)；順序存儲(chǔ)器：存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)；半順序存儲(chǔ)器：存取時(shí)間部分地依賴于存儲(chǔ)單元的物理位置；系統(tǒng)主存、Cache軟盤硬盤磁帶光盤半導(dǎo)體存儲(chǔ)器磁帶磁盤存儲(chǔ)器03 九月 202273.1.1

3、 存儲(chǔ)器分類（1/3）按存10 九月 202263.1.1 存儲(chǔ)器分類（2/3）按存儲(chǔ)內(nèi)容可變性分只讀存儲(chǔ)器(ROM)只能讀出而不能寫(xiě)入的半導(dǎo)體存儲(chǔ)器；隨機(jī)讀寫(xiě)存儲(chǔ)器(RAM)：既能讀出又能寫(xiě)入的半導(dǎo)體存儲(chǔ)器；按信息易失性分易失性存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器；非易失性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器；半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器磁盤光盤03 九月 202283.1.1 存儲(chǔ)器分類（2/3）按存10 九月 202273.1.1 存儲(chǔ)器分類（3/3）按在計(jì)算機(jī)系統(tǒng)中的作用分主存儲(chǔ)器能夠被CPU直接訪問(wèn)，速度較快，用于保存系統(tǒng)當(dāng)前運(yùn)行所需的所有程序和數(shù)據(jù)；輔助存儲(chǔ)器不能被CPU直接訪問(wèn)，速度較慢，

4、用于保存系統(tǒng)中的所有的程序和數(shù)據(jù)；高速緩沖存儲(chǔ)器（Cache）能夠被CPU直接訪問(wèn)，速度快，用于保存系統(tǒng)當(dāng)前運(yùn)行中頻繁使用的程序和數(shù)據(jù)；控制存儲(chǔ)器CPU內(nèi)部的存儲(chǔ)單元。半導(dǎo)體存儲(chǔ)器磁盤、光盤存儲(chǔ)器半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器03 九月 202293.1.1 存儲(chǔ)器分類（3/3）按在10 九月 202283.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)03 九月 2022103.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)10 九月 20229CPU緩存主存輔存緩存主存層次主存輔存層次3.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)（1/2）系統(tǒng)對(duì)存儲(chǔ)器的要求：大容量、高速度、低成本三級(jí)存儲(chǔ)系統(tǒng)結(jié)構(gòu)1、加上cache的目的為提高速度2、內(nèi)存包括cache和主

5、存1、降低了成本，擴(kuò)大了容量2、虛存系統(tǒng)包括主存和輔存在CPU看來(lái)，容量相當(dāng)于輔存容量，速度相當(dāng)于CACHE速度。03 九月 202211CPU緩存主存輔存緩存主存層次主存10 九月 2022103.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)（2/2）存儲(chǔ)器分級(jí)結(jié)構(gòu)中應(yīng)解決的問(wèn)題：當(dāng)需從輔存中尋找指定內(nèi)容調(diào)入主存時(shí)，如何準(zhǔn)確定位？依靠相應(yīng)的輔助軟硬件。當(dāng)CPU訪問(wèn)cache，而待訪問(wèn)內(nèi)容不在cache中時(shí)，應(yīng)如何處理？從主存向cache中調(diào)入相應(yīng)內(nèi)容。以上過(guò)程均由操作系統(tǒng)管理。03 九月 2022123.1.2 存儲(chǔ)器的分級(jí)結(jié)構(gòu)（2/210 九月 2022113.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)存儲(chǔ)容量存儲(chǔ)容量：指存

6、儲(chǔ)器能存放二進(jìn)制代碼的總數(shù)。存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)存儲(chǔ)字長(zhǎng)用ab表示存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)存儲(chǔ)字長(zhǎng)/8 單位為B（字節(jié)） 要求：已知存儲(chǔ)容量，能計(jì)算出該存儲(chǔ)器的地址線和數(shù)據(jù)線的根數(shù)。例如某機(jī)存儲(chǔ)容量為 2K16，則該系統(tǒng)所需的地址線為 根，數(shù)據(jù)線位數(shù)為 根。111603 九月 2022133.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)10 九月 2022123.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)存儲(chǔ)速度存取時(shí)間(訪問(wèn)時(shí)間) 從啟動(dòng)一次訪問(wèn)操作到完成該操作為止所經(jīng)歷的時(shí)間；以ns為單位，存取時(shí)間又分讀出時(shí)間、寫(xiě)入時(shí)間兩種。存取周期存儲(chǔ)器連續(xù)啟動(dòng)兩次獨(dú)立的訪問(wèn)操作所需的最小間隔時(shí)間。以ns為單位，存取周期=存取時(shí)間+復(fù)原

7、時(shí)間。存儲(chǔ)器帶寬每秒從存儲(chǔ)器進(jìn)出信息的最大數(shù)量；單位為位/秒或者字節(jié)/秒。03 九月 2022143.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)10 九月 202213求存儲(chǔ)器帶寬的例子設(shè)某存儲(chǔ)系統(tǒng)的存取周期為500ns，每個(gè)存取周期可訪問(wèn)16位，則該存儲(chǔ)器的帶寬是多少？存儲(chǔ)帶寬= 每周期的信息量 / 周期時(shí)長(zhǎng) = 16位/(500 10-9)秒 = 3.2 107 位/秒 = 32 106 位/秒 = 32M位/秒03 九月 202215求存儲(chǔ)器帶寬的例子設(shè)某存儲(chǔ)系統(tǒng)的存取10 九月 2022143.2 SRAM存儲(chǔ)器3.2.0 主存儲(chǔ)器的構(gòu)成3.2.1 基本的靜態(tài)存儲(chǔ)元陣列3.2.2 基本的SRAM邏輯結(jié)

8、構(gòu)3.2.3 讀/寫(xiě)周期波形圖03 九月 2022163.2 SRAM存儲(chǔ)器3.2.010 九月 2022153.2.0 主存儲(chǔ)器的構(gòu)成靜態(tài)RAM（SRAM）由MOS電路構(gòu)成的雙穩(wěn)觸發(fā)器保存二進(jìn)制信息；優(yōu)點(diǎn)：訪問(wèn)速度快，只要不掉電可以永久保存信息；缺點(diǎn)：集成度低，功耗大，價(jià)格高；動(dòng)態(tài)RAM（DRAM）由MOS電路中的柵極電容保存二進(jìn)制信息；優(yōu)點(diǎn)：集成度高，功耗約為SRAM的1/6，價(jià)格低；缺點(diǎn)：訪問(wèn)速度慢，電容的放電作用會(huì)使信息丟失，要長(zhǎng)期保存數(shù)據(jù)必須定期刷新存儲(chǔ)單元；主要種類有：SDRAM、DDR SDRAM主要用于構(gòu)成Cache主要用于構(gòu)成系統(tǒng)主存03 九月 2022173.2.0 主存儲(chǔ)

9、器的構(gòu)成靜態(tài)RA10 九月 202216基本存儲(chǔ)元6個(gè)MOS管形成一位存儲(chǔ)元；非易失性的存儲(chǔ)元644位的SRAM結(jié)構(gòu)圖存儲(chǔ)體排列成存儲(chǔ)元陣列，不一定以存儲(chǔ)單元形式組織；芯片封裝后，3種外部信號(hào)線地址線：2n個(gè)單元，對(duì)應(yīng)有n根地址線；地址信號(hào)經(jīng)過(guò)譯碼電路，產(chǎn)生每個(gè)單元的字線選通信號(hào)；數(shù)據(jù)線：每個(gè)單元m位，對(duì)應(yīng)有m根數(shù)據(jù)線；控制線：讀寫(xiě)控制信號(hào) =1，為讀操作； =0，為寫(xiě)操作；3.2.1 基本的靜態(tài)存儲(chǔ)元陣列R/WR/WR/W03 九月 202218基本存儲(chǔ)元3.2.1 基本的靜態(tài)存10 九月 202217六管SRAM存儲(chǔ)元電路 位線/D位線D03 九月 202219六管SRAM存儲(chǔ)元電路 10

10、 九月 20221803 九月 20222010 九月 202219譯碼驅(qū)動(dòng)方式方法1：?jiǎn)巫g碼被選單元由字線直接選定；適用容量較小的存儲(chǔ)芯片。方法2：雙譯碼被選單元由X、Y兩個(gè)方向的地址決定。3.2.2 基本SRAM存儲(chǔ)器邏輯結(jié)構(gòu)03 九月 202221譯碼驅(qū)動(dòng)方式3.2.2 基本SRA10 九月 202220存儲(chǔ)體讀寫(xiě)電路MDR數(shù)據(jù)總線驅(qū)動(dòng)器譯碼器MAR 地址總線控制電路讀寫(xiě)SRAM存儲(chǔ)器的邏輯結(jié)構(gòu)簡(jiǎn)圖03 九月 202222存儲(chǔ)體讀MDR數(shù)據(jù)總線驅(qū)動(dòng)器譯碼器M10 九月 20222132K8位的SRAM邏輯結(jié)構(gòu)圖X方向：8根地址線輸出選中256行Y方向：7根地址線輸出選中128列輸入輸出時(shí)

11、分別打開(kāi)不同的緩沖器輸入輸出時(shí)分別打開(kāi)不同的緩沖器讀寫(xiě)、選通控制三維存儲(chǔ)陣列結(jié)構(gòu)03 九月 20222332K8位的SRAM邏輯結(jié)構(gòu)圖X方10 九月 202222Intel 2114靜態(tài)RAM芯片是1K4的存儲(chǔ)器外部結(jié)構(gòu)地址總線10根（A0A9）數(shù)據(jù)總線4根（D0D3）片選信號(hào)/CS，寫(xiě)允許信號(hào)/WE0寫(xiě)，1讀內(nèi)部存儲(chǔ)矩陣結(jié)構(gòu)6464方陣，共有4096個(gè)六管存儲(chǔ)元電路；采用雙譯碼方式A3A8（6根）用于行譯碼64行選擇線;A0A2,A9用于列譯碼16條列選擇線;每條列選擇線同時(shí)接4個(gè)存儲(chǔ)元（共164=64列）靜態(tài)RAM芯片舉例Intel 2114Intel2114ABA0A9DBD0D3CSW

12、E03 九月 202224Intel 2114靜態(tài)RAM芯片是10 九月 2022232114邏輯結(jié)構(gòu)圖03 九月 2022252114邏輯結(jié)構(gòu)圖10 九月 2022243.2.3 讀、寫(xiě)周期波形圖03 九月 2022263.2.3 讀、寫(xiě)周期波形圖10 九月 20222503 九月 20222710 九月 202226課本P69【例1】下圖是SRAM的寫(xiě)入時(shí)序圖。R/W是讀/寫(xiě)命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出下圖寫(xiě)入時(shí)序中的錯(cuò)誤，并畫(huà)出正確的寫(xiě)入時(shí)序圖。03 九月 202228課本P69【例1】下圖是SRAM的10 九月 202227正確的

13、SRAM的寫(xiě)入時(shí)序圖03 九月 202229正確的SRAM的寫(xiě)入時(shí)序圖10 九月 2022283.3 DRAM存儲(chǔ)器 動(dòng)態(tài)RAM（DRAM）因?yàn)樵摯鎯?chǔ)器必須定時(shí)刷新，才能維持其中的信息不變；DRAM的存儲(chǔ)元由MOS晶體管和電容組成的記憶電路；電容上的電量來(lái)表現(xiàn)存儲(chǔ)的信息；充電1，放電0。結(jié)構(gòu)形式四管存儲(chǔ)元單管存儲(chǔ)元03 九月 2022303.3 DRAM存儲(chǔ)器 動(dòng)態(tài)RAM10 九月 202229四管存儲(chǔ)元單管存儲(chǔ)元03 九月 202231四管存儲(chǔ)元單管存儲(chǔ)元10 九月 2022303.3.1 DRAM存儲(chǔ)元的記憶原理1. 讀出時(shí)位線有電流 為 “1”位線 （數(shù)據(jù)線）CsT行線（字線）012.

14、寫(xiě)入時(shí)CS 充電為 “1” 放電 為 “0”T無(wú)電流有電流03 九月 2022323.3.1 DRAM存儲(chǔ)元的記10 九月 2022313.3.2 DRAM芯片的邏輯結(jié)構(gòu)外部地址引腳比SRAM減少一半;送地址信息時(shí)，分行地址和列地址分別傳送；內(nèi)部結(jié)構(gòu)：比SRAM復(fù)雜刷新電路：用于存儲(chǔ)元的信息刷新；行、列地址鎖存器：用于保存完整的地址信息；行選通信號(hào) （Row Address Strobe）列選通信號(hào) （Columns Address Strobe）DRAM的讀寫(xiě)周期與SRAM的讀寫(xiě)周期相似，只是地址總線上的信號(hào)有所不同；在同一個(gè)讀寫(xiě)周期內(nèi)發(fā)生變化，分別為行地址、列地址；存儲(chǔ)芯片集成度高，體積小

15、RASCAS03 九月 2022333.3.2 DRAM芯片的邏輯結(jié)10 九月 202232行地址 RAS 有效WE 為高電平 ，讀有效數(shù)據(jù) DOUT 有效讀時(shí)序列地址 CAS 有效行、列地址分開(kāi)傳送3.3.3 讀/寫(xiě)周期03 九月 202234行地址 RAS 有效WE 為高電10 九月 202233讀出放大器讀出放大器讀出放大器06364127128 根行線CS01271128列選擇讀/寫(xiě)線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCS4116 (16K 1位) 芯片 讀 過(guò)程630I/O緩沖輸出驅(qū)動(dòng)OUTD讀出放大器讀出放大器讀出放大器03 九月 202235讀出放大器讀出放大器讀出放大器1

16、0 九月 202234讀出放大器讀出放大器讀出放大器06364127128 根行線CS01271128列選擇讀/寫(xiě)線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCS4116 (16K 1位) 芯片 寫(xiě) 過(guò)程數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器讀出放大器63003 九月 202236讀出放大器讀出放大器讀出放大器10 九月 2022353.3.3 刷新周期刷新的原因DRAM的基本存儲(chǔ)元電容，會(huì)隨著時(shí)間和溫度而減少；必須定期地對(duì)所有存儲(chǔ)元刷新，以保持原來(lái)的信息。刷新（再生）在固定時(shí)間內(nèi)對(duì)所有存儲(chǔ)單元，通過(guò)“讀出(不輸出)寫(xiě)入”的方式恢復(fù)信息的操作過(guò)程；刷新方式以存儲(chǔ)矩陣的行為單位刷新；故刷新計(jì)

17、數(shù)器的長(zhǎng)度與DRAM的行數(shù)相同；刷新周期從上一次對(duì)整個(gè)M刷新結(jié)束到下一次對(duì)整個(gè)M全部刷新一遍為止的時(shí)間。刷新過(guò)程中存儲(chǔ)器不能進(jìn)行正常的讀寫(xiě)訪問(wèn)03 九月 2022373.3.3 刷新周期刷新的原因刷新10 九月 202236DRAM的刷新方式集中式刷新在一個(gè)刷新周期內(nèi)，利用一段固定時(shí)間，依次對(duì)存儲(chǔ)矩陣的所有行逐一刷新，在此期間停止對(duì)存儲(chǔ)器的讀/寫(xiě)操作；存在死區(qū)時(shí)間，會(huì)影響CPU的訪存操作；分散式刷新將每個(gè)系統(tǒng)工作周期分為兩部分，前半部分用于DRAM讀/寫(xiě)/保持，后半部分用于刷新存儲(chǔ)器的一行；系統(tǒng)存取時(shí)間延長(zhǎng)一倍，導(dǎo)致系統(tǒng)變慢；異步式刷新在一個(gè)刷新周期內(nèi)，分散地刷新存儲(chǔ)器的所有行；既不會(huì)產(chǎn)生明顯

18、的讀寫(xiě)停頓，也不會(huì)延長(zhǎng)系統(tǒng)的存取周期；03 九月 202238DRAM的刷新方式集中式刷新10 九月 202237【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128128，存取周期為0.5s，RAM刷新周期為2ms，若采用集中式刷新方式，試分析其刷新過(guò)程。“死時(shí)間率” 為 128/4000 100% = 3.2%“死區(qū)” 時(shí)間為 0.5 s 128 =64 s周期序號(hào)tc012387138720tctctctc399901127讀/寫(xiě)或維持刷新3872個(gè)周期（ 1936s）刷新時(shí)間間隔（2ms）tctc 128個(gè)周期(64s)03 九月 202239【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為12810 九月 202238【

19、例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128128，存取周期為0.5s，RAM刷新周期為2ms，若采用分散式刷新方式，試分析其刷新過(guò)程。存取周期延長(zhǎng)一倍，為1s；前0.5s用于讀寫(xiě)，后0.5s用于刷新一行W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個(gè)讀寫(xiě)周期存取周期tC = tM + tR讀寫(xiě)刷新無(wú) “死區(qū)”時(shí)間刷新周期為1s128行128s1行的刷新時(shí)間存儲(chǔ)體的行數(shù)遠(yuǎn)小于2ms，沒(méi)有必要03 九月 202240【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為12810 九月 202239【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128128，存取周期為0.5s，RAM刷新周期為2m

20、s，若采用異步式刷新方式，試分析其刷新過(guò)程。若每隔 2ms/128=15.6 s 刷新一行每隔15.6s產(chǎn)生一個(gè)刷新請(qǐng)求信號(hào)；每31.2（31）個(gè)工作周期中做刷新一行存儲(chǔ)器的操作。周期序號(hào)012 30tMtR 讀/寫(xiě)30周期，刷新1周期31個(gè)周期（15.5s） tMtM 29012 30tMtR31個(gè)周期（15.5s） tMtM 29 讀/寫(xiě)30周期，刷新1周期03 九月 202241【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為12810 九月 202240DRAMSRAM存儲(chǔ)原理集成度芯片引腳功耗價(jià)格速度刷新電容觸發(fā)器高低少多小大低高慢快有無(wú)動(dòng)態(tài) RAM 和靜態(tài) RAM 的比較03 九月 202242DRA

21、MSRAM存儲(chǔ)原理集成度芯片引10 九月 2022413.3.4 存儲(chǔ)器容量的擴(kuò)充單個(gè)存儲(chǔ)芯片的容量有限，實(shí)際存儲(chǔ)器由多個(gè)芯片擴(kuò)展而成；存儲(chǔ)器（存儲(chǔ)芯片）與CPU的連接數(shù)據(jù)、地址、控制三總線連接；多個(gè)存儲(chǔ)芯片 CPU不是一一對(duì)應(yīng)連接關(guān)注存儲(chǔ)芯片與CPU的外部引腳存儲(chǔ)器容量擴(kuò)充方式位擴(kuò)展、字?jǐn)U展、字位擴(kuò)展MDRMARCPU主存 地址總線數(shù)據(jù)總線讀寫(xiě)SRAM、DRAM、ROM均可進(jìn)行容量擴(kuò)展03 九月 2022433.3.4 存儲(chǔ)器容量的擴(kuò)充單個(gè)存10 九月 202242存儲(chǔ)芯片與CPU的引腳存儲(chǔ)芯片的外部引腳數(shù)據(jù)總線：位數(shù)與存儲(chǔ)單元字長(zhǎng)相同，用于傳送數(shù)據(jù)信息；地址總線：位數(shù)與存儲(chǔ)單元個(gè)數(shù)為2n關(guān)

22、系，用于選擇存儲(chǔ)單元；讀寫(xiě)信號(hào)/WE：決定當(dāng)前對(duì)芯片的訪問(wèn)類型；片選信號(hào)/CS：決定當(dāng)前芯片是否正在被訪問(wèn)；CPU與存儲(chǔ)器連接的外部引腳數(shù)據(jù)總線：位數(shù)與機(jī)器字長(zhǎng)相同，用于傳送數(shù)據(jù)信息；地址總線：位數(shù)與系統(tǒng)中可訪問(wèn)單元個(gè)數(shù)為2n的關(guān)系，用于選擇訪問(wèn)單元；讀寫(xiě)信號(hào)/WE：決定當(dāng)前CPU的訪問(wèn)類型；訪存允許信號(hào)/MREQ：決定是否允許CPU訪問(wèn)存儲(chǔ)器；03 九月 202244存儲(chǔ)芯片與CPU的引腳存儲(chǔ)芯片的外部10 九月 202243存儲(chǔ)器容量的位擴(kuò)展存儲(chǔ)單元數(shù)不變，每個(gè)單元的位數(shù)（字長(zhǎng)）增加；例如：由1K4的存儲(chǔ)芯片構(gòu)成1K8的存儲(chǔ)器存儲(chǔ)芯片與CPU的引腳連接方法：地址線：各芯片的地址線直接與CP

23、U地址線連接；數(shù)據(jù)線：各芯片的數(shù)據(jù)線分別與CPU數(shù)據(jù)線的不同位連接；片選及讀寫(xiě)線：各芯片的片選及讀寫(xiě)信號(hào)直接與CPU的訪存及讀寫(xiě)信號(hào)連接；注意：CPU對(duì)該存儲(chǔ)器的訪問(wèn)是對(duì)各位擴(kuò)展芯片的同一單元的同時(shí)訪問(wèn)。1K4存儲(chǔ)芯片A0A9D0D31K8存儲(chǔ)器A0A9D0D703 九月 202245存儲(chǔ)器容量的位擴(kuò)展存儲(chǔ)單元數(shù)不變，每10 九月 202244D7D0CSWEA9A01K41K410由1K4的存儲(chǔ)芯片構(gòu)成1K8的存儲(chǔ)器03 九月 202246D7D0CSWEA9A01K4110 九月 202245由8K1位的芯片構(gòu)成8K8位的存儲(chǔ)器03 九月 202247由8K1位的芯片構(gòu)成8K8位的存10

24、九月 202246存儲(chǔ)器容量的字?jǐn)U展字?jǐn)U展：每個(gè)單元位數(shù)不變，總的單元個(gè)數(shù)增加。例如：用1K8的存儲(chǔ)芯片構(gòu)成2K8的存儲(chǔ)器存儲(chǔ)芯片與CPU的引腳連接方法：地址線：各芯片的地址線與CPU的低位地址線直接連接；數(shù)據(jù)線：各芯片的數(shù)據(jù)線直接與CPU數(shù)據(jù)線連接；讀寫(xiě)線：各芯片的讀寫(xiě)信號(hào)直接與CPU的讀寫(xiě)信號(hào)連接；片選信號(hào)：各芯片的片選信號(hào)由CPU的高位地址和訪存信號(hào)產(chǎn)生；注意： CPU對(duì)該存儲(chǔ)器的訪問(wèn)是對(duì)某一字?jǐn)U展芯片的一個(gè)單元的訪問(wèn)。1K8存儲(chǔ)芯片A0A9D0D72K8存儲(chǔ)器A0A10D0D703 九月 202248存儲(chǔ)器容量的字?jǐn)U展字?jǐn)U展：每個(gè)單元位10 九月 202247 1K8 1K8 1D7D

25、0A0A9108A10低位的地址線與各芯片的地址線并聯(lián)；多余的高位地址線用來(lái)產(chǎn)生相應(yīng)的片選信號(hào)。WE由1K8的存儲(chǔ)芯片構(gòu)成2K8的存儲(chǔ)器CSCS03 九月 202249 1K8 1K8 1D710 九月 20224816K8的存儲(chǔ)芯片：地址線14根，數(shù)據(jù)線8根，/CS，/WECPU的引腳：地址線16根，數(shù)據(jù)線8根，/MERQ，/WECPU的最高2位地址和/MREQ信號(hào)產(chǎn)生4個(gè)芯片的片選信號(hào)；4個(gè)存儲(chǔ)芯片構(gòu)成存儲(chǔ)器的地址分配：第1片 00 00 0000 0000 0000 00 11 1111 1111 1111 即 0000H3FFFH第2片 01 00 0000 0000 0000 01

26、11 1111 1111 1111 即 4000H7FFFH第3片 10 00 0000 0000 0000 10 11 1111 1111 1111 即 8000HBFFFH第4片 11 00 0000 0000 0000 11 11 1111 1111 1111 即 C000HFFFFH 用16K8的芯片構(gòu)成64K8的存儲(chǔ)器16K816K816K816K80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H03 九月 20225016K8的存儲(chǔ)芯片：地址線14根，10 九月 202249譯碼器/MREQA14A15/CS16K8 /WE/CS16K8 /W

27、E/CS16K8 /WE/CS16K8 /WEA0A13/WED0D7D0D7D0D7D0D7D0D7存儲(chǔ)芯片的字?jǐn)U展連接圖作為譯碼器的使能信號(hào)作為譯碼器的地址輸入信號(hào)03 九月 202251譯/MREQ/CS/CS/CS/CS10 九月 202250字位擴(kuò)展：每個(gè)單元位數(shù)和總的單元個(gè)數(shù)都增加。例如：用1K4的存儲(chǔ)芯片構(gòu)成2K8的存儲(chǔ)器擴(kuò)展方法先進(jìn)行位擴(kuò)展，形成滿足位要求的存儲(chǔ)芯片組；再使用存儲(chǔ)芯片組進(jìn)行字?jǐn)U展。要求：能夠計(jì)算出字位擴(kuò)展所需的存儲(chǔ)芯片的數(shù)目。例如：用LK的芯片構(gòu)成MN的存儲(chǔ)系統(tǒng)；所需芯片總數(shù)為M/LN/K 片。存儲(chǔ)芯片的字位擴(kuò)展1K4存儲(chǔ)芯片A0A9D0D32K8存儲(chǔ)器A0A1

28、0D0D703 九月 202252字位擴(kuò)展：每個(gè)單元位數(shù)和總的單元個(gè)數(shù)10 九月 202251共需要幾塊芯片，進(jìn)行如何擴(kuò)展？8片2M8的SRAM芯片進(jìn)行字?jǐn)U展；數(shù)據(jù)線怎么連？各芯片的數(shù)據(jù)線均直接與CPU的8位數(shù)據(jù)總線連接；地址線怎么連？各芯片的地址線均直接與CPU的最低21位地址線連接；控制線怎么連？讀寫(xiě)信號(hào)直接連接；剩余的高3位地址線和/MREQ和譯碼產(chǎn)生各芯片的片選信號(hào)/CS；【練習(xí)】 用2M8的SRAM芯片構(gòu)成一個(gè)16M8的存儲(chǔ)器，請(qǐng)回答以下問(wèn)題：03 九月 202253共需要幾塊芯片，進(jìn)行如何擴(kuò)展？【練習(xí)10 九月 202252存儲(chǔ)器與CPU的連接補(bǔ)充例子做題思路：審題確定所需擴(kuò)展的類

29、型，選擇合適的存儲(chǔ)芯片；原則：盡量作簡(jiǎn)單的擴(kuò)展（位擴(kuò)展字?jǐn)U展字位擴(kuò)展）分析存儲(chǔ)芯片和CPU的引腳特性（地址范圍、地址線數(shù)目、容量要求等），確定引腳的連接；尤其是在進(jìn)行字?jǐn)U展時(shí)，特別注意片選信號(hào)的產(chǎn)生。3-8譯碼器74LS138、雙2-4譯碼器74LS139畫(huà)出邏輯連接圖，作必要的分析說(shuō)明。03 九月 202254存儲(chǔ)器與CPU的連接補(bǔ)充例子做題思路10 九月 20225374LS138譯碼器用于地址譯碼的3-8譯碼器；輸入3位地址信號(hào)，譯碼產(chǎn)生8個(gè)不同的選通輸出；外部的結(jié)構(gòu)圖引腳作用：輸入信號(hào)A、B、C引入所要譯碼的三位地址信號(hào)輸出信號(hào)/Y0 /Y7 對(duì)應(yīng)每一個(gè)存儲(chǔ)單元，低電平有效使能信號(hào)G1

30、、/G2A、/G2B ：當(dāng)且僅當(dāng)G11、/G2A 0 、/G2B 0時(shí)，譯碼器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能控制端地址輸入端選通輸出端03 九月 20225574LS138譯碼器用于地址譯碼的310 九月 20225474LS138譯碼器邏輯功能表03 九月 20225674LS138譯碼器邏輯功能表10 九月 20225574LS138譯碼器內(nèi)部結(jié)構(gòu)圖03 九月 20225774LS138譯碼器內(nèi)部結(jié)構(gòu)圖10 九月 20225674LS139譯碼器用于地址譯碼的2-4譯碼器；輸入2位地址信號(hào)，譯碼產(chǎn)生4個(gè)不同的選通輸出；外部的結(jié)構(gòu)圖引腳作用：輸入信號(hào)A、B

31、引入所要譯碼的兩位地址信號(hào)；輸出信號(hào)/Y0 /Y3 對(duì)應(yīng)每一個(gè)存儲(chǔ)單元，低電平有效；使能信號(hào)/G ：當(dāng)且僅當(dāng)/G0時(shí)，譯碼器正常工作；使能控制端地址輸入端選通輸出端2Y12Y2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B03 九月 20225874LS139譯碼器用于地址譯碼的210 九月 20225774LS139譯碼器的邏輯功能表03 九月 20225974LS139譯碼器的邏輯功能表10 九月 202258存儲(chǔ)器地址段分析： A15 A11 A10 A9 A0 0110 0 0 0 0 0000 0000 0110 0 1 1 1 1111 1111 0110 1 0 0

32、 0 0000 0000 0110 1 0 1 1 1111 1111存儲(chǔ)芯片選擇系統(tǒng)程序區(qū)：1片2K8ROM用戶程序區(qū)：2片1K4RAM，做位擴(kuò)展 例1.設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用/MREQ作訪存控制信號(hào)現(xiàn)有下列芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM及74LS138等電路要求：構(gòu)成地址為600067FFH的系統(tǒng)程序區(qū)、地址為68006BFFH的用戶程序區(qū)，選擇芯片并畫(huà)出邏輯連接圖。系統(tǒng)程序區(qū)2K8位用戶程序區(qū)1K8位再做字?jǐn)U展6000H67FFH6800H6BFFH03 九月 202260存儲(chǔ)器地址段分析： 10 九月 2022

33、59芯片及引腳分析2K8ROM地址線：A0A10數(shù)據(jù)線：D0D7控制線：/CS1K4RAM地址線：A0A9數(shù)據(jù)線：D0D3控制線：/CS、/WECPU地址線：A0A15數(shù)據(jù)線：D0D7控制線：/WE、/MREQ2K8ROMA0A10D0D7/CS/CS1K4RAMA0A9D0D3/WEA15A11 0110 0 A15A10 0110 10 A15A12 0110應(yīng)使用A15A11作為地址譯碼信號(hào)，產(chǎn)生各存儲(chǔ)芯片的/CS03 九月 202261芯片及引腳分析2K8ROM2K810 九月 202260邏輯連接圖1K4RAMA9A0D3D0/WE/CS1K4RAMA9A0D3D0/WE/CS2K8

34、ROMA10A0D7 D0/CS74LS138G1/G2A/G2BCBA/Y4/Y5&CPU A14A15/MREQA10A13A12A11A9A0D3D0D7D4/WE100100110 0000110 103 九月 202262邏輯連接圖1K4A9A0D3D10 九月 20226132K16RAMA14A0D15D0/WE/CS32K16RAMA14A0D15D0/WE/CSCPU A15A14A0D15D0D31D16/WE32K16RAMA14A0D15D0/WE/CS32K16RAMA14A0D15D0/WE/CS103 九月 20226332K16A14A0D15D010 九月 2

35、02262譯碼設(shè)計(jì)方案2&A15A14A13A12A1111選通ROM區(qū)A10選通RAM區(qū)03 九月 202264譯碼設(shè)計(jì)方案2&A15A14A13A10 九月 202263可選存儲(chǔ)芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM；存儲(chǔ)器地址分析：最小8K系統(tǒng)程序區(qū) 0000 0000 0000 0000 0001 1111 1111 1111接下來(lái)的16K用戶程序區(qū) 0010 0000 0000 0000 0011 1111 1111 1111 0100 0000 0000 0000 0101 1111 1111 1111最大4K系統(tǒng)程序工作區(qū) 111

36、1 0000 0000 0000 1111 1111 1111 1111例2. CPU及芯片同上題，要求主存地址空間滿足：最小8K為系統(tǒng)程序區(qū)，與其相鄰的16K地址為用戶程序區(qū)，最大4K地址空間為系統(tǒng)程序工作區(qū)，劃出邏輯圖及指出芯片種類及片數(shù)。1片8K8ROM，高3位地址為0002片8K8RAM，高3位地址為001、0101片4K8RAM，高4位地址為1111（哈爾濱工業(yè)大學(xué)1999年研究生試題）03 九月 202265可選存儲(chǔ)芯片：1K4RAM；4K10 九月 202264邏輯連接圖4K8RAMA11A0D7D0/WE/CS8K8RAMA12A0D7D0/WE/CS8K8ROMA12A0D7

37、 D0/CSCPU /MREQA12A15A14A13A11A0D7D0/WE8K8RAMA12A0D7D0/WE/CS+5V74LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7000001010&11103 九月 202266邏輯連接圖4K8A11A0D710 九月 202265例3. 某機(jī)地址總線16根(A15A0)，雙向數(shù)據(jù)總線8根(D7D0)，控制總線有/MREQ(允許訪存低有效)，R/W(讀/寫(xiě))，主存地址空間分配如下：08191為系統(tǒng)程序區(qū)；819232767為用戶程序區(qū)；最后2K地址空間為系統(tǒng)程序工作區(qū)；上述地址為十進(jìn)制，按字節(jié)編址，現(xiàn)有如下芯片 ROM：8K8位 R

38、AM：16K1、2K8、4K8、8K8 請(qǐng)從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)主存儲(chǔ)器，畫(huà)出主存儲(chǔ)器與CPU連接邏輯圖(用3:8譯碼器74LS138作片選邏輯)說(shuō)明選哪些存儲(chǔ)器芯片，選多少片 ？（哈爾濱工業(yè)大學(xué)1999年研究生試題）03 九月 202267例3. 某機(jī)地址總線16根(A1510 九月 202266CPU：16根地址線，8根數(shù)據(jù)線地址分配：08191，共8KB（81024）000 0 0000 0000 0000 000 1 1111 1111 1111819232767，共32768-8192=24576=241024=24KB001 0 0000 0000 0000 001

39、1 1111 1111 1111010 0 0000 0000 0000 010 1 1111 1111 1111011 0 0000 0000 0000 011 1 1111 1111 1111最后2K111 1 1000 0000 0000 111 1 1111 1111 1111分 析1片8K8ROM高3位地址為0003片8K8RAM高3位地址分別為001、010、0111片2K8RAM，高5位地址為111 1103 九月 202268CPU：16根地址線，8根數(shù)據(jù)線分 10 九月 202267邏輯連接圖2K8RAMA10A0D7D0/WE/CS8K8RAMA12A0D7D0/WE/CS

40、8K8ROMA12A0D7 D0/CS8K8RAMA12A0D7D0/WE/CS+5V&8K8RAMA12A0D7D0/WE/CSCPU /MREQA11A15A14A12A10A0D7D0/WEA1374LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7/Y303 九月 202269邏輯連接圖2K8A10A0D710 九月 202268存儲(chǔ)器設(shè)計(jì)的連接要點(diǎn)地址線的連接用CPU的低位地址線與芯片地址線直接連接；數(shù)據(jù)線的連接用CPU的對(duì)應(yīng)位數(shù)據(jù)線與芯片的數(shù)據(jù)線直接連接；讀/寫(xiě)控制信號(hào)線的連接用CPU的讀/寫(xiě)控制信號(hào)線直接與存儲(chǔ)芯片直接連接；片選線的連接一般使用CPU的高位地址線的和CP

41、U的訪存允許控制信號(hào)線/MREQ，經(jīng)譯碼器譯碼后產(chǎn)生各芯片的片選信號(hào)。關(guān)鍵點(diǎn)，也是最容易出錯(cuò)的地方。03 九月 202270存儲(chǔ)器設(shè)計(jì)的連接要點(diǎn)地址線的連接10 九月 20226909年考研真題15. 某計(jì)算機(jī)主存容量為64KB，其中ROM區(qū)為4KB，其余為RAM區(qū)，按字節(jié)編址，現(xiàn)要用2K8位的ROM芯片和4K4位的RAM芯片來(lái)設(shè)計(jì)該存儲(chǔ)器，則需要上述規(guī)格的ROM芯片數(shù)和RAM芯片數(shù)分別是（ ） A . 1、15 B . 2、15 C . 1、30 D . 2、30D03 九月 20227109年考研真題15. 某計(jì)算機(jī)主存容10 九月 20227010年考研真題15. 假定用若干個(gè)2K4位芯

42、片組成一個(gè)8K8位的存儲(chǔ)器，則地址0B1FH所在芯片的最小地址是（ ） A. 0000H B. 0600H C. 0700H D. 0800H 16、下列有關(guān)RAM和ROM的敘述中，正確的是（ ） I、 RAM是易失性存儲(chǔ)器，ROM是非易失性存儲(chǔ)器 II、 RAM和ROM都是采用隨機(jī)存取的方式進(jìn)行信息訪問(wèn) III、RAM和ROM都可用作Cache IV、RAM和ROM都需要進(jìn)行刷新 A. 僅I和II B. 僅II和III C. 僅I,II，III D. 僅II，III，IVDA03 九月 20227210年考研真題15. 假定用若干個(gè)210 九月 202271課堂練習(xí)1設(shè)某CPU地址總線共有1

43、6根，數(shù)據(jù)總線共有16根，已知系統(tǒng)中存儲(chǔ)器的劃分如下：ROM區(qū)： 0000H3FFFH RAM區(qū)：起始地址為6000H ， 24K16位的RAM區(qū)域現(xiàn)有16K16位ROM芯片，8K16位RAM芯片，試完成以下問(wèn)題。所需8K16位RAM芯片的個(gè)數(shù)是多少？分析每個(gè)芯片的地址范圍，并說(shuō)明譯碼方案。畫(huà)出此存儲(chǔ)器組成邏輯框圖（包括ROM和RAM區(qū)）。03 九月 202273課堂練習(xí)1設(shè)某CPU地址總線共有1610 九月 202272課堂練習(xí)1的解答（1/4）所需8K16位RAM芯片的個(gè)數(shù)(24K/8K)(16/16)=3片分析每個(gè)芯片的地址范圍ROM區(qū)（0000H3FFFH） 00 00 0000 00

44、00 000000 11 1111 1111 1111第一個(gè)8K8的RAM芯片（60007FFFH） 011 0 0000 0000 0000011 1 1111 1111 1111第二個(gè)8K8的RAM芯片（80009FFFH） 100 0 0000 0000 0000100 1 1111 1111 1111第三個(gè)8K8的RAM芯片（0A0000BFFFH） 101 0 0000 0000 0000101 1 1111 1111 111103 九月 202274課堂練習(xí)1的解答（1/4）所需8K10 九月 202273課堂練習(xí)1的解答（2/4）譯碼方案：（任意一種方案均為正確答案）方案1：使用

45、A15A14A13高三位地址線通過(guò)3:8譯碼器進(jìn)行譯碼；Y0和Y1任一輸出有效均可選中ROM（異或操作）；Y3、Y4、Y5分別作為3個(gè)RAM芯片的片選信號(hào)。方案2：使用A15A14高兩位地址線通過(guò)2:4譯碼器進(jìn)行譯碼；Y0的輸出作為ROM的片選信號(hào)；Y1=0，且A13=1時(shí)，選通第一個(gè)RAM芯片；Y2=0，且A13=0時(shí)，選通第二個(gè)RAM芯片；Y2=0，且A13=1時(shí)，選通第三個(gè)RAM芯片；03 九月 202275課堂練習(xí)1的解答（2/4）譯碼方案：10 九月 202274課堂練習(xí)1的解答（3/4）邏輯連接圖1103 九月 202276課堂練習(xí)1的解答（3/4）邏輯連10 九月 202275課

46、堂練習(xí)1的解答（4/4）邏輯連接圖203 九月 202277課堂練習(xí)1的解答（4/4）邏輯連10 九月 202276設(shè)有一存儲(chǔ)器系統(tǒng)，其原理圖如下，分析該存儲(chǔ)器系統(tǒng)。試分析各存儲(chǔ)器芯片的類型；請(qǐng)問(wèn)各存儲(chǔ)器芯片的地址范圍分別為多少？課堂練習(xí)22K8ROM2K8ROM2K8RAM2K8RAM地址范圍000 00000 11（07FFH）地址范圍001 00001 11（800H FFFH）地址范圍100 00100 11（2000H 27FFH）地址范圍101 00101 11（2800H 2FFFH）03 九月 202278設(shè)有一存儲(chǔ)器系統(tǒng)，其原理圖如下，分析10 九月 202277設(shè)某存儲(chǔ)器中

47、，最低的8K字的存儲(chǔ)區(qū)為ROM區(qū)，相鄰的2K字的為RAM區(qū)，主存字長(zhǎng)為16位，按字尋址方式讀寫(xiě)。擬采用8K8的58C65芯片構(gòu)成其ROM區(qū)，采用2K8的6116芯片構(gòu)成RAM區(qū)，請(qǐng)問(wèn)各需要多少片上述芯片？試分析各塊芯片的地址范圍，并畫(huà)出CPU與存儲(chǔ)系統(tǒng)的連接圖。練習(xí)103 九月 202279設(shè)某存儲(chǔ)器中，最低的8K字的存儲(chǔ)區(qū)為10 九月 202278練習(xí)2設(shè)某機(jī)的最大尋址范圍為16K，16位數(shù)據(jù)總線，在08191地址區(qū)接有3片2K16的RAM芯片，RAM芯片的片選信號(hào)為CS#，試回答下列問(wèn)題：該機(jī)需要多少根地址線?若高位全部用于譯碼，需要對(duì)地址的高幾位進(jìn)行譯碼?03 九月 202280練習(xí)2設(shè)

48、某機(jī)的最大尋址范圍為16K，10 九月 202279練習(xí)3已知某8位機(jī)的主存采用半導(dǎo)體存儲(chǔ)器，其地址碼為16位。若使用4K4位的靜態(tài)RAM芯片組成該機(jī)所允許的最大主存空間，并選用模塊板結(jié)構(gòu)形式，每塊板的容量為16K8位。共需要幾塊這樣的模塊板？每個(gè)模塊板內(nèi)共有多少片這樣的RAM芯片？主存共需多少片這樣的RAM芯片？CPU如何選擇各模塊板？（勿需畫(huà)圖，說(shuō)明即可）03 九月 202281練習(xí)3已知某8位機(jī)的主存采用半導(dǎo)體存10 九月 202280某一存儲(chǔ)器系統(tǒng)的部分接線如下圖所示，請(qǐng)回答：RAM和ROM的存儲(chǔ)容量各是多少？RAM和ROM存儲(chǔ)器地址分配范圍各是多少？練習(xí)4A0A9 RAMD0D7/C

49、S A0A9 A10 ROMD0D7/CS A10 A0A9 D0D7 A11 A12 A13 A14 A15 A /Y0B /Y1C 。/G2A /Y5/G2B /Y6G1 /Y774LS138103 九月 202282某一存儲(chǔ)器系統(tǒng)的部分接線如下圖所示，10 九月 202281練習(xí)5設(shè)某微機(jī)的尋址范圍為32K，接有4片8K1的存儲(chǔ)芯片，存儲(chǔ)芯片的片選信號(hào)為CS#，試回答下列問(wèn)題：需要對(duì)地址的哪幾位進(jìn)行譯碼(寫(xiě)出分析過(guò)程)? 譯碼輸出應(yīng)接至RAM的什么地方? 每片RAM的地址范圍是多少？（用二進(jìn)制和十六進(jìn)制標(biāo)明）。若用一片16K1的存儲(chǔ)芯片作低地址，4片4K1的芯片作高地址，每片RAM的地址

50、范圍又是多少？。03 九月 202283練習(xí)5設(shè)某微機(jī)的尋址范圍為32K，接10 九月 2022823.3.5 高級(jí)的DRAM結(jié)構(gòu)（1/4）FPM-DRAM（快速頁(yè)模式動(dòng)態(tài)存儲(chǔ)器）根據(jù)程序局部性原理實(shí)現(xiàn)的；快速頁(yè)模式允許在選定的行中對(duì)每一個(gè)列地址進(jìn)行連續(xù)快速的讀寫(xiě)操作。CDRAM(帶高速緩存動(dòng)態(tài)存儲(chǔ)器) EDRAM（增強(qiáng)型DRAM）在DRAM芯片上集成一定數(shù)量的SRAM(高速緩存Cache)，來(lái)提高存儲(chǔ)器性能。03 九月 2022843.3.5 高級(jí)的DRAM結(jié)構(gòu)（1/10 九月 2022833.3.5 高級(jí)的DRAM結(jié)構(gòu)（ 2/4 ）SDRAM(同步動(dòng)態(tài)存儲(chǔ)器) 需要與系統(tǒng)時(shí)鐘相同步的外部時(shí)

51、鐘；非同步DRAM，CPU必須等待前者完成其內(nèi)部操作，才能開(kāi)始下一個(gè)地址的讀寫(xiě)操作；同步DRAM，在系統(tǒng)時(shí)鐘控制下SDRAM從CPU獲得地址、數(shù)據(jù)和控制信息。SDRAM連續(xù)讀寫(xiě)時(shí)可達(dá)到一個(gè)CLK一個(gè)數(shù)據(jù)；一般達(dá)到5-1-1-1（第1個(gè)數(shù)據(jù)需5個(gè)時(shí)鐘，第2-4個(gè)數(shù)據(jù)一個(gè)時(shí)鐘），比EDRAM的5-2-2-2快。03 九月 2022853.3.5 高級(jí)的DRAM結(jié)構(gòu)（ 210 九月 2022843.3.5 高級(jí)的DRAM結(jié)構(gòu)（ 3/4 ）DRDRAM(接口動(dòng)態(tài)存儲(chǔ)器) 與DRAM區(qū)別：引腳定義隨命令而變，同一組引腳線可以被定義成地址或控制線，其引腳數(shù)僅為正常DRAM的1/3。DDR DRAM(雙數(shù)據(jù)

52、傳輸率同步動(dòng)態(tài)存儲(chǔ)器) 在SDRAM的基礎(chǔ)上采用延時(shí)鎖相環(huán)技術(shù)提供數(shù)據(jù)選通信號(hào)對(duì)數(shù)據(jù)進(jìn)行精確定位，在時(shí)鐘脈沖的上升沿和下降沿都可傳輸數(shù)據(jù)，使數(shù)據(jù)傳輸率提高1倍。SL DRAM(同步鏈動(dòng)態(tài)存儲(chǔ)器) 在原DDR DRAM基礎(chǔ)上發(fā)展起來(lái)，但I(xiàn)ntel公司不支持這種標(biāo)準(zhǔn)，故難以形成氣候。03 九月 2022863.3.5 高級(jí)的DRAM結(jié)構(gòu)（ 310 九月 2022853.3.5 高級(jí)的DRAM結(jié)構(gòu)（ 4/4 ）VCM SRDRAM(虛擬通道存儲(chǔ)器) ：由NEC公司開(kāi)發(fā)，是一種“緩沖式DRAM”；由高速寄存器進(jìn)行配置和控制。在實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)耐瑫r(shí)，保持與傳統(tǒng)SDRAM的高度兼容性；特點(diǎn)：內(nèi)存單元與通

53、道緩沖器間的數(shù)據(jù)傳輸，與內(nèi)存單元的預(yù)充電和刷新等內(nèi)部操作可以并行進(jìn)行。FCRAM(快速循環(huán)動(dòng)態(tài)存儲(chǔ)器) ：數(shù)據(jù)吞吐率比普通DRAM/SDRAM快4倍；特點(diǎn)：行列地址同時(shí)（并行）訪問(wèn)，不是順序方式（先訪問(wèn)行數(shù)據(jù)，后訪問(wèn)列數(shù)據(jù)）。03 九月 2022873.3.5 高級(jí)的DRAM結(jié)構(gòu)（ 410 九月 2022863.4 只讀存儲(chǔ)器和閃速存儲(chǔ)器3.4.1 只讀存儲(chǔ)器ROM3.4.2 閃速存儲(chǔ)器03 九月 2022883.4 只讀存儲(chǔ)器和閃速存儲(chǔ)器310 九月 2022873.4.1 只讀存儲(chǔ)器掩模式ROM定義：數(shù)據(jù)在芯片制造過(guò)程中寫(xiě)入，不能更改；優(yōu)點(diǎn)：可靠性、集成度高，價(jià)格便宜；缺點(diǎn)：通用性差，不能

54、改寫(xiě)內(nèi)容；一次編程ROM（PROM）定義：用戶第一次使用時(shí)寫(xiě)入確定內(nèi)容；優(yōu)點(diǎn)：用戶可根據(jù)需要對(duì)ROM編程；缺點(diǎn)：只能寫(xiě)入一次，不能更改；多次編程ROM定義：可用紫外光照射（EPROM）或電擦除（E2PROM）多次改寫(xiě)其中內(nèi)容；優(yōu)點(diǎn)：通用性較好，可反復(fù)使用；03 九月 2022893.4.1 只讀存儲(chǔ)器掩模式ROM10 九月 2022883.4.2 閃速存儲(chǔ)器閃速存儲(chǔ)器（Flash Memory）一種高密度、非易失性的讀/寫(xiě)半導(dǎo)體存儲(chǔ)器，它突破了傳統(tǒng)的存儲(chǔ)器體系，改善了現(xiàn)有存儲(chǔ)器的特性。閃速存儲(chǔ)器是在EPROM功能基礎(chǔ)上，增加了電路的電擦除和重新編程能力；也叫快擦型存儲(chǔ)器。目前流行的U盤（也稱優(yōu)

55、盤、閃盤）即為閃速存儲(chǔ)器的其中一種形式。閃速存儲(chǔ)器的可擦寫(xiě)次數(shù)一般在1萬(wàn)次以上，也有人說(shuō)有的U盤可多達(dá)100萬(wàn)次左右（無(wú)法核實(shí)）。03 九月 2022903.4.2 閃速存儲(chǔ)器閃速存儲(chǔ)器10 九月 2022893.5 高速存儲(chǔ)器 3.5.1 雙端口存儲(chǔ)器3.5.2 多模塊交叉存儲(chǔ)器3.5.3 相聯(lián)存儲(chǔ)器03 九月 2022913.5 高速存儲(chǔ)器 3.5.110 九月 2022903.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)器采用空間并行技術(shù)：同一個(gè)存儲(chǔ)體使用兩組相互獨(dú)立的讀寫(xiě)控制線路，可并行操作。顯卡上的存儲(chǔ)器一般都是雙端口存儲(chǔ)器。讀寫(xiě)特點(diǎn)無(wú)沖突讀寫(xiě)訪問(wèn)的存儲(chǔ)單元不同，可并行讀寫(xiě)存儲(chǔ)體；有沖突讀寫(xiě)訪問(wèn)同

56、一存儲(chǔ)單元，可使用/BUSY信號(hào)控制讀寫(xiě)優(yōu)先順序；03 九月 2022923.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)10 九月 2022913.5.2 多模塊交叉存儲(chǔ)器 多模塊交叉存儲(chǔ)器采用時(shí)間并行技術(shù)。存儲(chǔ)器的模塊化組織方式順序方式優(yōu)點(diǎn)：通過(guò)直接增添模塊來(lái)擴(kuò)充存儲(chǔ)器容量比較方便；缺點(diǎn)：各模塊串行工作，存儲(chǔ)器的帶寬受到了限制。交叉方式優(yōu)點(diǎn)：塊數(shù)據(jù)傳送時(shí)，可大大提高存儲(chǔ)器的帶寬；缺點(diǎn)：模塊間的依賴性強(qiáng)，且不易進(jìn)行存儲(chǔ)器的容量擴(kuò)充。CPU對(duì)多模塊的同時(shí)訪問(wèn)；多模塊交叉存儲(chǔ)器在CPU所訪問(wèn)連續(xù)存儲(chǔ)空間時(shí)，主存的訪問(wèn)速度將會(huì)大幅度提高；流水線存取示意圖P90 3.2803 九月 2022933.5.2 多模塊

57、交叉存儲(chǔ)器 多模10 九月 202292多模塊交叉存儲(chǔ)器順序方式每個(gè)模塊中的單元地址是連續(xù)的；某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作，某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作；存儲(chǔ)單元地址高位模塊號(hào)；低位模塊內(nèi)的字號(hào)；03 九月 202294多模塊交叉存儲(chǔ)器順序方式每個(gè)模塊10 九月 202293多模塊交叉存儲(chǔ)器交叉方式每個(gè)模塊的單元地址是不連續(xù)的；連續(xù)地址分布在相鄰的不同模塊內(nèi)。對(duì)于數(shù)據(jù)的成塊傳送，各模塊可以實(shí)現(xiàn)多模塊流水式并行存?。淮鎯?chǔ)單元地址低位模塊號(hào)；高位模塊內(nèi)的字號(hào)；03 九月 202295多模塊交叉存儲(chǔ)器交叉方式每個(gè)模塊10 九月 202294課本P91【例5】設(shè)存儲(chǔ)器容量為32字,字

58、長(zhǎng)64位,模塊數(shù)m=4,分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns,數(shù)據(jù)總線寬度為64位, 總線傳送周期=50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的數(shù)據(jù)信息量為q=464=256位順序存儲(chǔ)器所需要的時(shí)間為t1=mT=4200ns=800ns=810-7s故順序存儲(chǔ)器的帶寬為W1=q/t1=256/(810-7)=32107bit/s交叉存儲(chǔ)器所需要的時(shí)間為t2= T+ (m-1)=200ns + (4 -1) 50ns= 350ns =3.510-7s故交叉存儲(chǔ)器的帶寬為W1=q/t1=256/(3.510-7)=73107bit

59、/s03 九月 202296課本P91【例5】設(shè)存儲(chǔ)器容量為310 九月 2022953.5.3 相聯(lián)存儲(chǔ)器（補(bǔ)充）相聯(lián)存儲(chǔ)器的基本原理把存儲(chǔ)單元所存內(nèi)容的某一部分內(nèi)容作為檢索項(xiàng)，去檢索該存儲(chǔ)器，并將存儲(chǔ)器中與該檢索項(xiàng)符合的存儲(chǔ)單元內(nèi)容進(jìn)行讀出或?qū)懭搿?相聯(lián)存儲(chǔ)器中選用來(lái)尋址存儲(chǔ)器的字段叫做關(guān)鍵字。相聯(lián)存儲(chǔ)器中項(xiàng)的格式KEY，DATA其中KEY是地址，DATA是被讀寫(xiě)信息。03 九月 2022973.5.3 相聯(lián)存儲(chǔ)器（補(bǔ)充）相聯(lián)10 九月 20229603 九月 20229810 九月 2022973.6 cache存儲(chǔ)器 3.6.1 cache基本原理3.6.2 主存與cache的地址映射

60、3.6.3 替換策略3.6.4 cache的寫(xiě)操作策略3.6.5 Pentium 4的cache組織03 九月 2022993.6 cache存儲(chǔ)器 3.6.10 九月 2022983.6.1 cache基本原理 使用Cache的原因CPU速度越來(lái)越快，主存儲(chǔ)器與CPU的速度差距越來(lái)越大，影響CPU的工作效率。Cache的作用在CPU和主存之間加一塊高速的SRAM（Cache）；主存中將要被訪問(wèn)的數(shù)據(jù)提前送到Cache中；CPU訪存時(shí)，先訪問(wèn)Cache，若沒(méi)有再進(jìn)行數(shù)據(jù)調(diào)度。使用Cache的依據(jù)在一段時(shí)間內(nèi)，CPU所執(zhí)行的程序和訪問(wèn)的數(shù)據(jù)大部分都在某一段地址范圍內(nèi)，而該段范圍外的地址訪問(wèn)很少；